发明名称 |
半导体集成电路装置 |
摘要 |
本发明提供一种半导体集成电路的布局构造,可以不增加OPC校正的数据量和处理时间,就使接近单元分界的金属布线的变细或断线防止于未然。在沿第1方向配置的电源布线(m1)与接地布线(m2)所夹的区域,第1和第2单元被邻接配置在第1方向上,它们各自具有实现电路功能的晶体管和单元内布线。在第1和第2单元的分界部,以不使电源布线(m1)与接地布线(m2)短路的方式,配置有在与第1方向正交的第2方向上延伸的金属布线(d2)。 |
申请公布号 |
CN101743633A |
申请公布日期 |
2010.06.16 |
申请号 |
CN200980000543.0 |
申请日期 |
2009.02.24 |
申请人 |
松下电器产业株式会社 |
发明人 |
西村英敏;新保宏幸;当房哲朗;谷口博树;米田寿子 |
分类号 |
H01L21/82(2006.01)I;H01L21/822(2006.01)I;H01L27/04(2006.01)I |
主分类号 |
H01L21/82(2006.01)I |
代理机构 |
中科专利商标代理有限责任公司 11021 |
代理人 |
汪惠民 |
主权项 |
一种半导体集成电路装置,其特征在于,包括:电源布线和接地布线,沿第1方向延伸配置;和第1和第2单元,在所述第1方向上相邻地配置在所述电源布线与接地布线所夹的区域,且各自具有实现电路功能的晶体管和单元内布线,在所述第1和第2单元的分界部,以不使所述电源布线与所述接地布线短路的方式,配置在与所述第1方向正交的第2方向上延伸的金属布线。 |
地址 |
日本大阪府 |