| 发明名称 | 半导体器件及半导体器件的布图方法 | ||
| 摘要 | 本发明提供了一种半导体器件及半导体器件的布图方法。所提供的半导体器件包括：多个位线图案；多个焊盘图案，分别连接到多个位线图案；以及至少一个接触，形成在多个焊盘图案的每一个上，其中多个焊盘图案的节距大于多个位线图案的节距。位线图案可以采用双图案化技术(DPT)形成。 | ||
| 申请公布号 | CN101740580A | 申请公布日期 | 2010.06.16 |
| 申请号 | CN200910224510.6 | 申请日期 | 2009.11.17 |
| 申请人 | 三星电子株式会社 | 发明人 | 郭判硕;李斗烈 |
| 分类号 | H01L27/115(2006.01)I;H01L23/528(2006.01)I;H01L21/768(2006.01)I | 主分类号 | H01L27/115(2006.01)I |
| 代理机构 | 北京市柳沈律师事务所 11105 | 代理人 | 张波 |
| 主权项 | 一种半导体器件，包括：多个位线图案；多个焊盘图案，分别连接到所述多个位线图案；以及至少一个接触，形成在所述多个焊盘图案中的每个上，其中所述多个焊盘图案的节距大于所述多个位线图案的节距。 | ||
| 地址 | 韩国京畿道 | ||