| 发明名称 | 控制源/漏结电容的方法和PMOS晶体管的形成方法 | ||
| 摘要 | 一种控制源/漏结电容的方法和PMOS晶体管的形成方法，所述控制源/漏结电容的方法包括：提供半导体衬底，所述半导体衬底包括待形成的晶体管的沟道区；在所述沟道区内进行阈值电压注入调整阈值电压，通过调节所述阈值电压注入的离子、能量和剂量控制所述晶体管的源/漏结电容。所述方法可以优化晶体管的源/漏结电容，以将结电容控制在预定要求的范围内。 | ||
| 申请公布号 | CN101728264A | 申请公布日期 | 2010.06.09 |
| 申请号 | CN200810201781.5 | 申请日期 | 2008.10.24 |
| 申请人 | 中芯国际集成电路制造(上海)有限公司 | 发明人 | 施雪捷 |
| 分类号 | H01L21/335(2006.01)I;H01L21/336(2006.01)I;H01L21/265(2006.01)I | 主分类号 | H01L21/335(2006.01)I |
| 代理机构 | 北京集佳知识产权代理有限公司 11227 | 代理人 | 吴靖靓;李丽 |
| 主权项 | 一种控制源/漏结电容的方法，包括：提供半导体衬底，所述半导体衬底包括待形成的晶体管的沟道区；在所述沟道区内进行阈值电压注入调整阈值电压，其特征在于，通过调节所述阈值电压注入的离子、能量和剂量控制所述晶体管的源/漏结电容。 | ||
| 地址 | 201210 上海市浦东新区张江路18号 | ||