加密算法模块加速器及其数据高速加解密方法

摘要

本发明公开了一种加密算法模块加速器及其数据高速加解密方法。该加密算法模块加速器包括加密算法模块控制器(101)、RAM(102)、加密算法模块组(103)以及控制/状态寄存器组(104)。加密算法模块控制器(101)分别与加密算法模块组(103)、RAM(102)和控制/状态寄存器组(104)双向连接，RAM(102)与系统总线或外围总线(13)双向连接；控制/状态寄存器组(104)与系统总线或外围总线(13)双向连接，信号在两个方向流动。所述加密算法模块加速器的工作可灵活配置多种加密算法模块，在加解密过程中不需CPU(12)的参与，也不会占用系统总线或外围总线(13)，同时充分利用加密算法模块的数据流加解密速度，进而提高了系统的加解密数据速度。

主权项

一种加密算法模块加速器，其特征在于包括：RAM(102)，用于存储原文数据以及经过加密运算的加密数据；加密算法模块组(103)，由至少一种加密算法模块组成，各加密算法模块用于对原文数据进行不同算法的加解密运算；控制/状态寄存器组(104)，由控制寄存器和状态寄存器组成，状态寄存器用于反映加密算法模块加速器的状态信息；控制寄存器用于定义以下内容：1)定义选择何种加密算法模块来进行加解密运算；2)定义加解密数据量；3)设置中断配置；4)定义启动加密算法模块进行加解密运算的使能；加密算法模块控制器(101)，用于控制被选择加密算法模块的加解密过程以及控制RAM(102)的地址和数据读写操作，在完成数据加解密之后，将中断信号传送给中断控制器(11)；所述加密算法模块控制器(101)分别与加密算法模块组(103)、RAM(102)和控制/状态寄存器组(104)双向连接；RAM(102)与系统总线或外围总线(13)双向连接；控制/状态寄存器组(104)与系统总线或外围总线(13)双向连接。