| 发明名称 | 导电插塞的制作方法 | ||
| 摘要 | 一种导电插塞的制作方法，包括：提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层；利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀；平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。本发明使后续填充的金属钨中不会产生孔洞，防止接触电阻升高，提高器件的电性能。 | ||
| 申请公布号 | CN101728315A | 申请公布日期 | 2010.06.09 |
| 申请号 | CN200810201778.3 | 申请日期 | 2008.10.24 |
| 申请人 | 中芯国际集成电路制造(上海)有限公司 | 发明人 | 胡宇慧;保罗;苏娜 |
| 分类号 | H01L21/768(2006.01)I | 主分类号 | H01L21/768(2006.01)I |
| 代理机构 | 北京集佳知识产权代理有限公司 11227 | 代理人 | 李丽 |
| 主权项 | 一种导电插塞的制作方法，其特征在于，包括：提供形成有层间介质层的半导体衬底，所述层间介质层中包含有贯穿层间介质层的接触孔，其中，层间介质层上及接触孔内壁形成有阻挡层；利用脉冲成核层工艺在阻挡层上及接触孔内形成晶核层及填充导电材料，其中在起始步骤中将带有各膜层的半导体衬底曝露在乙硼烷中，曝露时间调控至使阻挡层致密均匀；平坦化导电材料及晶核层至露出阻挡层，形成导电插塞。 | ||
| 地址 | 201210 上海市浦东新区张江路18号 | ||