一种实现时间同步的方法和装置

摘要

本发明公开了一种实现时间同步的方法和装置，由于时戳计数器和参考时戳计数器两个计数器都在同步计数中，这样做可以平滑的减少外部同步时钟频率与本地FPGA产生的时钟频率之间的差异，保证了不会出现时戳域倒序的现象。再有，由于设置了强制设置时戳使能位，如当此位为1时，设置的时戳初值同时立刻加载到时戳计数器和参考时戳计数器中，否则，设置的时戳初值立刻加载到参考时戳计数器，时戳计数器则按照上述的调整机制慢慢将频率调整到与参考时戳计数器一致为止，使得时戳的调整更平滑。在握手机制的保证下，保证了系统时间误差在所要求的精度范围内，从而使得系统精度得到提高。

主权项

一种实现时间同步的方法，其特征在于，包括：在FPGA内设置时戳计数器和参考时戳计数器，正常运行时，所述参考时戳计数器按照第一预设时钟周期匀速进位；所述方法还包括：实时计算所述时戳计数器与所述参考时戳计数器直接的差值；如果所述差值超出预设的差值区间，且所述时戳计数器当前的时戳计数器值小于等于所述参考时戳计数器当前的参考时戳计数器值，则控制所述时戳计数器按照第二预设时钟周期匀速进位，直到所述时戳计数器与所述参考时戳计数器直接的差值在预设的差值区间内时，控制所述时戳计数器按照第一预设时钟周期匀速进位；所述第二预设时钟周期大于第一预设时钟周期；如果所述差值超出预设的差值区间，且所述时戳计数器当前的时戳计数器值大于所述参考时戳计数器当前的参考时戳计数器值，则控制所述时戳计数器按照第三预设时钟周期匀速进位，直到所述时戳计数器与所述参考时戳计数器直接的差值在预设的差值区间内时，控制所述时戳计数器按照第一预设时钟周期匀速进位；所述第三预设时钟周期小于第一预设时钟周期。