可扫描动态逻辑锁存器电路

摘要

一种可扫描锁存器，包括具有至少一个动态逻辑门的逻辑前端，该动态逻辑门具有执行普通布尔逻辑运算的逻辑树。动态逻辑门与扫描下拉逻辑树相组合，该扫描下拉逻辑树耦合到扫描保持锁存器输出以及动态逻辑门的动态节点。扫描时钟和普通时钟确定逻辑电路是在普通逻辑模式下还是在扫描测试模式下。静态输出锁存器具有响应于动态节点逻辑状态的至少一个输入。响应于扫描时钟或者普通时钟的逻辑状态而由动态逻辑门的逻辑树或者扫描电路的扫描下拉逻辑树来设置动态节点的所评估状态。

主权项

一种可扫描锁存器电路，包括：第一动态逻辑门，具有耦合到数据时钟信号的第一时钟输入、耦合到扫描时钟信号的第二时钟输入以及耦合到第一动态节点的输出，其中当所述数据时钟信号和所述扫描时钟信号均具有第一逻辑状态时所述第一动态节点被预充电为所述第一逻辑状态，以及当所述数据时钟信号具有第二逻辑状态而所述扫描时钟信号具有所述第一逻辑状态时所述第一动态节点被逻辑树评估为多个第一逻辑信号的第一布尔组合；扫描锁存器电路，具有耦合到扫描输入信号的输入以及具有扫描输出，其中当所述扫描时钟信号具有所述第一逻辑状态时所述扫描输入信号的逻辑状态被耦合到所述扫描输出，而当所述扫描时钟具有所述第二逻辑状态时所述扫描输出的逻辑状态被锁存；扫描下拉树，具有耦合到所述扫描输出的第一输入、耦合到所述扫描时钟的第二输入以及耦合到所述第一动态节点的输出节点，其中所述扫描下拉树在所述扫描时钟具有所述第二逻辑状态时响应于所述扫描输出的逻辑状态而将所述第一动态节点评估为逻辑状态；以及静态锁存器，具有耦合到所述第一动态节点的第一输入、耦合到所述扫描时钟信号的第二输入、耦合到所述数据时钟信号的第三输入、耦合到扫描路径和数据路径的锁存器输出，其中当所述扫描时钟或者所述数据时钟转变到所述第二逻辑状态时响应于所述第一动态节点的逻辑状态而将逻辑状态设置成所述锁存器输出，而当所述扫描时钟和所述数据时钟均具有所述第一逻辑状态时保持所述锁存器输出的逻辑状态。