半导体集成电路装置

摘要

一种半导体集成电路装置，构成简单，可降低等待时间，包括：将外部时钟信号分频生成读出用时钟的控制电路；基于读出用时钟将对应第1～第4地址的读出数据放大的第1～第4放大电路；将分别与两个偶数以及两个奇数地址对应的各两个放大电路输出的在时间上分为前后的第1、第2以及第3、第4输出数据选择输出的第1、第2多路转接器；锁存并输出第2、第4输出数据的第1、第2锁存电路；分别输入第1、第3数据以及第2、第4数据、并按照读出地址顺序输出的第3、第4多路转接器；输入第3、第4多路转接器的输出的第1、第2寄存器；与时钟信号的上升沿和下降沿同步输出第1、第2寄存器的各两个共计4个输出的第5多路转接器。

主权项

一种半导体集成电路装置，其特征在于，包括：控制电路，其基于将从半导体集成电路装置外部输入到所述半导体集成电路装置的时钟信号分频而生成的信号，生成激活的时序相位不同的第1及第2控制信号；和放大电路段，其具有4个放大电路、与所述4个放大电路相连接的第1及第2选择电路、与所述第1选择电路相连接的第1锁存电路及与所述第2选择电路相连接的第2锁存电路，所述4个放大电路分别接受从与4个地址对应的存储元件阵列中读出的数据信号，共同输入所述第1控制信号，响应所述第1控制信号，将与所述4个地址对应的数据信号分别放大输出；接受所述4个地址中两个偶数地址的数据信号的所述第1选择电路，根据读出的开始地址，按先输出还是后输出来切换输出目的地的信号传送路径，接受所述两个偶数地址的数据信号中后输出的数据信号的所述第1锁存电路，响应所述第2控制信号，将该第1锁存电路的输出向对应的信号传送路径输出；接受所述4个地址中两个奇数地址的数据信号的所述第2选择电路，根据所述读出的开始地址，按先输出还是后输出来切换输出目的地的信号传送路径；接受所述两个奇数地址的数据信号中后输出的数据信号的所述第2锁存电路，响应所述第2控制信号，将该第2锁存电路的输出向对应的信号传送路径输出；还包括：第3选择电路，其输入从所述放大电路段分别传送到所述信号传送路径的、先输出的偶数地址的数据信号和先输出的奇数地址的数据信号，按照读出的顺序，分别供给第1输出寄存器的两个输入；和第4选择电路，其输入从所述放大电路段分别传送到所述信号传送路径的、后输出的偶数地址的数据信号和后输出的奇数地址的数据信号，按照读出的顺序，分别供给第2输出寄存器的两个输入；还包含：第5选择电路，其输入所述第1输出寄存器的两个输出和所述第2输出寄存器的两个输出的共计4个输出，根据所输入的同步用时钟信号的上升沿和下降沿，作为按照读出地址顺序的串行数据输出信号输出。