用于除以时脉信号之方法及装置

摘要

本发明揭示一种真单相逻辑时脉除法器(20)，其系配置成用以采用二、三、四或六之增量除以一时脉信号(46)。因为该真单相逻辑时脉除法器(20)系基于真单相逻辑而不是静态逻辑，所以该真单相逻辑时脉除法器(20)能够可靠地除以基于静态逻辑闸之时脉除法器无法可靠地除以之时脉信号(46)。本发明亦揭示一种方法，其包含接收一频率在2.5千兆赫与4千兆赫之间的输入信号(46)以及产生一频率为该输入信号之频率之大约三分之一的输出信号(54)。

主权项

一种时脉除法器，其包含：一第一时脉除法器电路，其包含：一第一电晶体，其系耦合至该第一时脉除法器电路之一第一输入且经组态以接收一第二输入信号；一第二电晶体，其系并联耦合至该第一电晶体且经组态以接受一第二输入信号；一第三电晶体，其系耦合至该第一输入并经组态以接受一第一输入信号且与该第一电晶体及该第二电晶体串联耦合；及一第四电晶体直接耦合至地面，其系与该第三电晶体串联耦合且耦合至该第一时脉除法器电路之一第二输入，该第四电晶体经组态以接收该第二输入信号；一第五电晶体，其系耦合至该第一及第二电晶体并且经组态以接收一时脉信号，其中该时脉信号独立于该第一输入信号，该第二输入信号，或一反相的该第一输入信号和该第二输入信号；并且一第二时脉除法器电路系耦合至该第一时脉除法器电路并经组态大体上相似于该第一时脉除法器电路，其中该第二时脉除法器电路之输出被耦合至该第一时脉除法器电路之该第一输入。