基带多径衰落信道模拟器

摘要

本发明涉及一种模拟无线多径衰落信号的装置，其特征在于，衰落信号的发生是基于多抽样率信号处理结构的，通过对预存于存储单元中的具有固定最大多普勒频移的衰落信号进行时分复用读取，并同时控制各条路径的读取速度来实现上采样操作，得到具有所设定最大多普勒频移的衰落信号的并行输出；信号的分路与延时在一个多径数字延时器中进行，通过控制多个串联的双口RAM的初始写地址和多个多路选择器的选择控制信号来产生具有不同时延功率谱结构的信道模型。多径衰落信道模拟器直接在基带实现，在系统验证时它置于I/Q调制器之前，其输入端无频率搬移模块。该装置已经在一片FPGA芯片上实现。

主权项

1.基带多径衰落信道模拟器，其特征在于，所述模拟器是在FPGA中实现的，总共含有：参数输入单元、参数变换器、衰落信号发生器、多径数字延时器、多径正交调制器、多径乘加器以及数模转换器，其中：参数输入单元，该单元通过串口或者其它通信接口与外部计算机相连接，包括径数M，延时τ₁，τ₂，...，τ_M，衰减因子c₁，c₁，...，c_M，以及用f_D1，f_D2，...，f_DM表示的多普勒频移在内的信道参数由计算机输入；参数变换器，该变换器的输入端与所述参数输入单元的输出端相连，用于把所述参数输入单元中的信道参数变换为控制参数信号；衰落信号发生器，该发生器的输入端与所述参数变换器的一个控制参数信号输出端相连，该发生器基于多抽样率数字信号方法产生并行输出的多径衰落信号，它们的幅度服从瑞利或者莱斯分布，所述发生器包含：数据预产生单元、存储单元、时分复用器以及频率控制器组，其中：数据预产生单元，含有：第一白高斯噪声产生电路；第一多普勒成形滤波器，该滤波器的输入端与所述第一白高斯噪声产生电路的输出端相连，所述第一多普勒成形滤波器的滤波系数用表示，而第一IFFT电路，该傅立叶反变换电路的输入端与所述第一多普勒成形滤波器的输出端相连；第二白高斯噪声产生电路；第二多普勒成形滤波器，该滤波器的输入端与所述第二白高斯噪声产生电路的输出端相连，第二多普勒成形滤波器的滤波系数用表示，与所述第一多普勒成形滤波器相同；第二IFFT电路，该傅立叶反变化电路的输入端与所述第二多普勒成形滤波器的输出端相连；加法器，该加法器的两个输入端分别与所述第一IFFT电路、第二IFFT电路的两个输出端相连；存储单元，该存储单元的输入端与所述加法器的输出端相连，所述存储器单元预存有经过量化且具有固定最大多普勒频移的衰落信号；时分复用器，该时分复用器的数据输入端与所述存储单元的衰落信号输出端相连，而该时分复用器的地址信号输出端与所述存储单元的相应输入端相连，该时分复用器用M个路径时分复用所述存储单元的输出数据，M为路径数，即信道的抽头数；频率控制器组，共有M个频率控制器控制M个路径读取所述存储单元的频率，所述频率控制器组各数据输入端与所述时分复用器各相应输出端相连，所述频率控制器组各读地址增加信号输出端与所述时分复用器各相应输入端相连；所述频率控制器组的输出是多径衰落信号，用G₁(t)，G₂(t)，...，G_M(t)表示；所述频率控制器组由M个计数器组成，它们的输入为所述参数变换器输出的M个上采样因子，而该上采样因子由下式计算而得：$F_D=\frac{f_{D_0}}{M\times L}\times f_s$其中，F_D为每条多径上的最大多普勒频移；L为每条多径上的上采样因子；为所述存储单元中的衰落信号的归一化最大多普勒频移；f_s为系统的采样频率；当所述频率控制组读取存储设备的地址信号未发生变化时，则输出保持为最近一次地址信号变化时读取的存储单元的内容，对数据进行保持；多径数字延时器，用于所述模拟器输入信号的分路和延时，该延时器含有：一个读地址计数器、写地址计数器组、双口RAM组以及多路选择器组，其中：写地址计数器组，用于产生控制所述双口RAM组的写地址信号，所述计数器组的输入信号为从上述参数变换器输出的所述计数器组预置输入信号“LOAD”以及延时参数，在所述“LOAD”信号控制下所述各延时参数将分别作为所述双口RAM组中每个双口RAM的初始写地址；一个读地址计数器用于产生所述双口RAM组共用的读地址信号，该读地址信号在时钟信号驱动下递增；双口RAM组，这是一个串联的双口RAM组，用于对所述模拟器的输入信号进行延时，其中，每一个双口RAM有一个写地址输入端，分别与对应的所述写地址计数器组中的每一个写地址计数器的输出端相连，而第一个双口RAM有一个所述模拟器的输入信号接收端，第二个双口RAM的输入端与所述第一个双口RAM的延时后的所述输入信号输出端相连，其余依次类推；所有双口RAM的读地址输入端都与所述读地址计数器的输出端相连；多路选择器组，用于选择信号的输出，其中，所述多路选择器的个数为M-1，各多路选择器的多个输入端分别与个数事先确定且彼此顺序串联的双口RAM的输出端相连，各多路选择器的所连接的双口RAM的组合彼此是不同的；所述各双口RAM的选择控制参数信号输入端与所述参数变换器的相应控制参数信号输出端相连；所述第一双口RAM的输入信号直接输出作为第一径信号，而所述各多路选择器的输出信号则选择输出作为第2至第M-1径信号；多径正交调制器，用于对所述多径数字延时器的输入信号进行调制；该调制器的衰落信号输入端与所述衰落信号发生器的输出端相连，而该调制器的多径数字延时信号输入端与所述的多径数字延时器的输出端相连；该调制器分别用衰落信号乘以相应的多路被延时的信号，对每条路径上的信号加上衰落信号；多径乘加器，该乘加器的各输入端与所述多径正交调制器的各输出端相连，同时对多径信号进行衰减及合并输出；数模转换器，该数模转换器的输入端与所述多径乘加器的输出端相连，而输出是模拟信号。