| 主权项 |
一种倍压电路，其特征在于，包括：用于提供电源电压的电源输入端；包括第一PMOS管(P1)和第一NMOS管(N1)的第一晶体管组；包括第三PMOS管(P3)和第二NMOS管(N2)的第二晶体管组；包括第四PMOS管(P4)和第三NMOS管(N3)的第三晶体管组；为PMOS管的第四晶体管(P2)；其中，第一晶体管组、第二晶体管组和第三晶体管组的控制端与在电源电压和接地电压之间交替变化的时钟信号相连；第一晶体管组的输出端连接到电容(C)的一端，电容(C)的另一端与第二晶体管组和第三晶体管组的输入端、第四晶体管的漏极相连接；第二晶体管组的输出端连接到第四晶体管的栅极；第三晶体管组的输出端为电压输出端；第一晶体管组通过电容(C)间接控制第二晶体管组、第三晶体管组和第四晶体管的导通；第一PMOS管(P1)和第一NMOS管(N1)的栅极连接到一起作为第一晶体管组的控制端，第一PMOS管(P1)和第一NMOS管(N1)的漏极连接到一起作为第一晶体管组的输出端，第一PMOS管(P1)的源极作为第一晶体管组的输入端，并接电源电压，第一NMOS管(N1)的源极接地；第三PMOS管(P3)和第二NMOS管(N2)的栅极连接到一起作为第二晶体管组的控制端，第三PMOS管(P3)和第二NMOS管(N2)的漏极连接到一起作为第二晶体管组的输出端，第三PMOS管(P3)的源极为第二晶体管组的输入端，第二NMOS管(N2)的源极接地；第四PMOS管(P4)和第三NMOS管(N3)的栅极连接到一起作为第三晶体管组的控制端，第四PMOS管(P4)和第三NMOS管(N3)的漏极连接到一起作为第三晶体管组的输出端，第四PMOS管(P4)的源极为第三晶体管组的输入端，第三NMOS管(N3)的源极接地；其中第四晶体管(P2)的源极接电源电压；在刚加载时钟信号时，时钟信号为低电平，电容(C)两端的电压为0，电压输出端(B)电压为0；当时钟信号为高电平时，第一PMOS管(P1)截止，第一NMOS管(N1)导通，从而第一晶体管组的输出端被拉到低电平，同时，第二NMOS管(N2)导通，从而第四晶体管(P2)的栅极被拉到低电平，使得第四晶体管(P2)导通，第四晶体管的漏极的电压为高电平，为电源电压VDD，VDD为电源电压大小，电容(C)两端的电压为VDD，同时，第四PMOS管(P4)截止，第三NMOS管(N3)导通，从而电压输出端(B)电压为低电平；当时钟信号变为低电平时，第一NMOS管(N1)、第二NMOS管(N2)和第三NMOS管(N3)截止，第一PMOS管(P1)导通，第一晶体管组的输出端的电压为高电平，为VDD，由于电容两端的电压不能突变，所以第四晶体管的漏极的电压为2VDD，所以第三PMOS管(P3)、第四PMOS管(P4)导通，第四晶体管(P2)的栅极电压为2VDD，第四晶体管(P2)截止，电压输出端(B)电压为高电平，为2VDD。 |
