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发明名称
形成半导体元件中金属内连线结构之方法
摘要
一种形成具有未受蚀刻破坏之超低介电常数内金属介电层的单层镶嵌内连线结构,或双层镶嵌内连线结构的方法被提出。在电浆蚀刻制程移除微影制程留下之光阻,以及在金属内连线结构形成之后,沟渠高度的内金属介电层被移除且留下沟渠高度内连线结构间的间隙。此等间隙随后以一新的超低介电常数介电材料填充,提供未受电浆蚀刻破坏的一超低介电常数内金属介电层。
申请公布号
TWI323021
申请公布日期
2010.04.01
申请号
TW094108245
申请日期
2005.03.17
申请人
台湾积体电路制造股份有限公司
发明人
谢志宏;苏怡年
分类号
H01L21/768
主分类号
H01L21/768
代理机构
代理人
蔡坤财
主权项
一种形成半导体元件中金属内连线结构之方法,该方法至少包含:形成一镶嵌结构,其中该镶嵌结构包含具有间隙的金属内连线结构,及至少一层内金属介电牺牲层用以填充该些间隙,其中该些金属内连线结构是利用光阻以微影制程制作出图案,而该内金属介电牺牲层是一ULK介电材料;以及利用一电浆蚀刻制程移除该光阻,以致于增加该内金属介电牺牲层之介电常数;平坦化该些金属内连线结构;移除该内金属介电牺牲层,因此留下该些金属内连线架构之间隙;以及以一ULK介电材料实质上填充在该些金属内连线结构之间的该些间隙。
地址
新竹市新竹科学工业园区力行六路8号
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