可扫描D触发器

摘要

本发明涉及可扫描D触发器，其经改进以解决常规设计的问题，并提供一种不抵消其可测试性的小型且快速的可扫描D触发器。本发明的实施例提供一种可扫描D触发器，其包括：源极耦合逻辑，所述源极耦合逻辑包括用于读取时钟输入的触发器电路、耦合到所述触发器电路且具有四个NMOS晶体管的可扫描输入电路、用于第一输出的第一反馈电路，以及用于第二输出的第二反馈电路；耦合到所述源极耦合逻辑的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。本发明的另一实施例提供一种可扫描D触发器，其包括：级联动态逻辑，所述级联动态逻辑包括第一级电路、耦合到所述第一级电路的第二级电路、耦合到所述第二级电路的第三级电路，以及耦合到所述第一级电路且具有用于读取数据输入和可扫描输入的四个NMOS晶体管的可扫描输入电路；耦合到所述第二级电路的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。

主权项

1.一种可扫描D触发器，其包括：源极耦合逻辑，所述源极耦合逻辑包括：用于读取时钟输入的触发器电路；耦合到所述触发器电路且具有多个晶体管的可扫描输入电路；用于第一输出的第一反馈电路；以及用于第二输出的第二反馈电路；耦合到所述源极耦合逻辑的锁存器电路；以及耦合到所述锁存器电路的输出缓冲器。