频率预缩放器装置、方法与系统

摘要

一频率预缩放器包括具有嵌于一输入级内的逻辑闸之真单相时钟(TSPC)正反器。

主权项

一种频率预缩放器，包含：具有一附有至少一嵌式逻辑闸之输入级的一第一顺序元件；具有耦合至该第一顺序元件之一输出节点之一时钟输入节点的一第二顺序元件；以及耦合至该第一顺序元件之该输出节点之一第三顺序元件，其中该至少一逻辑闸系耦合来接收来自该第一顺序元件之该输出节点的一信号，以及耦合来接收来自该第三顺序元件的一输出信号。