半导体存储装置及该半导体存储装置的控制方法

摘要

本发明提供一种冗余判断电路(3)，该冗余判断电路(3)包含冗余判断电路地址+1控制器(30)、偶数冗余地址判断区段(31)、奇数冗余判断区段(32)、冗余地址唯读存储(33)、冗余输入输出唯读存储(34)及选择区段(35)。对应于在图2中所显示的2位元预先提取操作的冗余判断电路(3)为并入对应于在图1中所显示的2位元预先提取操作的电路内(存储单元电路(2)、读取电路(4)、地址产生器电路(5)。利用这种结构，即使在因为该2位元预先提取的突发操作中，该冗余补救可以受到控制，并且读取操作速度变低的担忧可以避免。因为本发明可以减少在列方向上的解码信号总线的配线长度成为实质上的一半，并且减少解码信号总线区域成为实质上的一半，本发明可以避免在该解码信号总线的配线区域内的该配线密度变得过高并且增加该读取速度。

主权项

1.一种半导体存储装置包括：通过奇数列地址所选择的奇数存储区块；通过偶数列地址所选择的偶数存储区块；以及存储单元阵列，其中，当由该奇数存储区块及由该偶数存储区块所读出的数据取决于通过重复地址增量所获得的高阶列地址而交互地及连续地输出以执行突发操作时，而该地址增量为最低阶位从其所消除的输入的初始列地址，则若该初始列地址为奇数地址，该偶数存储区块通过+1高阶列地址所选择，该+1高阶列地址为该高阶列地址加入“1”，并且该存储单元阵列包括：由配置在该存储单元阵列的列方向上的其中一端上的该奇数存储区块所组成的奇数存储区块区域；以及由配置在该存储单元阵列的列方向上的另一端上的该偶数存储区块所组成的偶数存储区块区域。