硬件硅智产的缓冲器结构

摘要

本发明是有关于硬件硅智产的缓冲器结构。一第一内存及一第二内存分别具有一2N个m位的记忆空间，其中，第一内存及第二内存分别分为一第一区域及一第二区域，第一区域是由位置为第0个至第(N-1)个m位的记忆空间所组成，第二区域是由位置为第N至第(2N-1)个m位的记忆空间所组成。一写入电路，用以将一源数据的偶数地址数据写至第二内存的第二区域，写入电路将该源数据的奇数地址数据写至第一内存的第二区域，写入电路将一目标数据的偶数地址数据写至第一内存的第一区域，写入电路将目标数据的奇数地址数据写至第二内存的第一区域。

主权项

1、一种硬件硅智产的缓冲器结构，其包含：一第一内存，其具有一2N个m位的记忆空间，该第一内存分为一第一区域及一第二区域，该第一区域是由位置为第0个m位至第(N-1)个m位的记忆空间所组成，该第二区域是由位置为第N个m位至第(2N-1)个m位的记忆空间所组成，当中，N、m为正整数；一第二内存，其具有一2N个m位的记忆空间，该第二内存分为一第三区域及一第四区域，该第三区域是由位置为第0个m位至第(N-1)个m位的记忆空间所组成，该第四区域是由位置为第N个m位至第(2N-1)个m位的记忆空间所组成；以及一写入电路，连接至该第一内存及该第二内存，用以对该第一内存及该第二内存执行写入动作；其中，该写入电路将一源数据的偶数地址数据写至该第二内存的第四区域，该写入电路将该源数据的奇数地址数据写至该第一内存的第二区域，该写入电路将一目标数据的偶数地址数据写至该第一内存的第一区域，该写入电路将该目标数据的奇数地址数据写至该第二内存的第三区域。