积体电路记忆体及其操作方法

摘要

本发明提供一种用于积体电路记忆体之资料汇流排电路，包括用于将记忆体与I/O区块连接之每I/O垫4位元汇流排，但是仅将每I/O两位元用于写入，而每I/O垫4位元用于读取。在输入资料闪控讯号之每个下降边缘时，可经由汇流排传输后两个位元，故毋须精确地计数输入资料闪控脉冲。此外，该资料汇流排电路可相容于DDR1及DDR2操作模式。

主权项

一种积体电路记忆体，包括一N位元读取/写入汇流排，该汇流排将该积体电路记忆体之I/O区连接至一主记忆体介面，其中该个N位元用于读取，且该N个位元中仅有M个位元用于写入，且M小于N。