具有高速运作之记忆体晶片架构

摘要

一种半导体记忆体装置包括：至少一资料传输区块，其包括排列于该半导体记忆体装置之一长轴侧内之资料I/O垫；一指令及位址传输区块，其包括排列于该半导体记忆体装置之至少一短轴侧内之位址及指令输入垫；一全域线区块，其排列于该半导体记忆体装置之中心内，用于传输所输入之指令及位址；及至少一记忆库区域，其排列于该全域线区块与该资料传输区块之间，每一记忆库区域含有复数个位于该资料传输区块之一侧内的资料I/O区块及复数个位于该全域线区块之一侧内的控制区块。

主权项

一种半导体记忆体装置，其包含：至少一资料传输区块，其包括排列于该半导体记忆体装置之一长轴侧内之资料I/O垫；一指令及位址传输区块，其包括排列于该半导体记忆体装置之至少一短轴侧内之位址及指令输入垫；一全域线区块，其排列于该半导体记忆体装置之一中心内，其用于传输所输入之指令及位址；至少一记忆库区域，其排列于该全域线区块与该资料传输区块之间，每一记忆库区域含有复数个记忆库、复数个位于比该等全域线区块更接近于该资料传输区块的资料I/O区块及复数个位于比该资料传输区块更接近于该全域线区块的控制区块；及分别对应于该复数个记忆库之复数个解码控制区块；其中该输入之指令及位址经由该半导体记忆装置之该中心被传送至该复数个解码控制区块。