基于三维存储器进行自测试的集成电路

摘要

本发明提出一种基于3D-M进行自测试的集成电路。三维存储器(3D-M)堆叠在被测试集成电路(CUT)上方，并存储CUT的测试数据或籽数据。与3D-M集成后，CUT可实现自测试。同时，由于3D-M与CUT之间有很大带宽，该自测试支持同速测试。

主权项

1.一种基于三维存储器的、具有自测试能力的集成电路芯片，其特征在于含有：一衬底(0s)，该衬底含有一被测试集成电路(0CUT)和一测试矢量缓冲区(206)；一叠置在至少部分所述被测试集成电路上方的三维存储层(0)，该三维存储层通过多个接触通道口与该被测试集成电路耦合并存储该被测试集成电路的测试数据或所述测试数据的籽数据，该三维存储层不占用衬底面积；在自测试过程中，将所述测试数据或籽数据下载到所述测试矢量缓冲区中，然后对所述被测试集成电路的输出和预期输出进行比较。