| 发明名称 |
VERFAHREN UND VORRICHTUNG FÜR DIE BEFEHLSSATZARCHITEKTUR MIT DYADISCHEN DIGITALEN SIGNALVERARBEITUNGSBEFEHLEN |
| 摘要 |
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| 申请公布号 |
AT450000(T) |
申请公布日期 |
2009.12.15 |
| 申请号 |
AT20010903354T |
申请日期 |
2001.01.25 |
| 申请人 |
INTEL CORPORATION |
发明人 |
GANAPATHY, KUMAR;KANAPATHIPIILLAI, RUBAN |
| 分类号 |
G06F9/30;G06F7/48;G06F9/302;G06F9/318;G06F9/34;G06F9/38 |
主分类号 |
G06F9/30 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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