| 主权项 |
1﹒一种具有多余装置的积体半导体记忆体, 其特征为: 一正常记忆体位置(NMC),系位于多个主 记忆体区块单位(BK)内,每字主记忆体 区块单位(BK),均可以由其致能装置 (ACT)来单独致能, 一主记忆体区块单位(BK)系藉由提供区块 选择信号(BKS)给致能装置(ACT)效能 ,而区块解码器(BKDEC),可以根据送 至半导体记忆体的字元线位址信号 (WLAD)的第1部份(BKAD)来产生区块选 择信号(BKS) , 一正常记忆体位置(NMC)系在每字主记忆 体区块单位(BK)内,可以藉由正常字元 线(NBL)及正常位元线(NDL、NBL)来定 址。 一正常字元线解码器(NHDEC),系根据如 字元线位址信号(WLAD)的第2部份 (HL2AD)之功能来选择主记忆体区块单 位(BK)内的一条正常字元线(NWL),且 此一选择作用,受到相关主记忆体区块 单位(BK)的区块选择信号(BKS)的控制 一位元线解码器(BDEC),系根据如送到半 导体记忆体的位元线位址信号(DLAD)之 功能来选择一条正常位元线(NBL、NBL) 一多余记忆体位置(RMC),系位于主记忆 体区块单位(BK)内的多余字元线(RWL) 附近, 一可程式化多余字元线解码器(RWDEC), 系位于主记忆体区块单位(BK)内,如字 元线位址信号(WLAD)的第2部份 (WL2AD)之功能来选择一条多余字元线 (RWL) ,且系在多余字元线解码器 (RWDEC)被程式化之情况下,经一相关 多余字元线(RWL)可定址之多余记忆体 位置 (RMC)是用来取位于正常字元线 (NWL)附近的记忆体位置;其徵在于: 一沿一正常字元线(NIL)上需要替换之记 忆体单位不仅可经由一多余记忆体位置 (RMC)替换,让多余记忆体位置 (RMC) 是配置于相同主记忆体区块单位(BK)内 之所属之多余字元线(RWL)内,如同具 有替换记忆体单位之正常字元线(NWL) ,而且, 一亦可经由另一种多余记忆体位置(RMC) 替换,该多余记忆体位置(HMC)是配置 于其他任一主记忆体区块单位(BK)内之 所属之多余字元线(RWL)内,如同具有 替换记忆体单位之正常字元线(NWL), 此外, 一该半导体记忆体至少配置有一具可程式 化多余区块解码器(RBK),以提供自各 多余字元线解码器(RUDEC)中实施选择 之需要,其发生两种之情况系在一多余 字元线(RWL)已替换要选择之多余记忆 位置(RMC),该多余记忆位置是配置在 同一主记忆体区块单位(BK)中,如该正 常字元线(NWL)使记忆体单位替换一样 及系在一多余字元线(RWL)之替换要 选择之多余记忆体位置(RMC),该多余 记忆体位置是配置在不是要记忆体位置 替换之正常字元线(NWL)上,而是任一 其他之主记忆体区块单位(BK)上。 2﹒如申请专利范围第1项之积体半导体记忆 体,其中,至少有一字可程式化多余区块 解码器(RBK),其输入端连接到字元线位 址信号(WLAD)的第1部份(BKAD),而且当 可程式化多余区块解码器(RBK)被程式化 后,产生多余区块选择信号(RBKS)以选择 位于主记忆体区块单位(BK)内的多余字元 线解码器(RWDEC)。 3﹒如申请专利范围第1项之积体半导体记忆 体,其中,当有一字以上的可程式化多余 区块解码器(RBK)时,则每字具有多余字 元线(RWL)的主记忆体区块单位(BK),均 配置可程式化多余区块解码器(RBK)。 4﹒如申请专利范围第1项之积体半导体记忆 体,其中, 一当有一字以上的可程式化多余区块解码 器(RRK)时,该可程式化多余区块解码 器 (RBK)是配置于主记忆体区块单位 (BK)内; 一可程式化多余区块解码器(RBK)的输入 端,连续到全部区块选择信号(RBKS); 且 一每字主记忆体区块单位(BK)内相关的可 程式化多余区块解码器(RBK)均可以程 式化,在程式化后该多余区块解码器 (RBM)的输出端,可以致能一字多余区 块选择信号(RDKS),以选择此主记忆体 区块单位(BK)内的多余字元线解码器 (RWDEC),即使当被取代的记忆体位置 要配置于与该相关者不同的主记忆体区 块单位(BK)上亦然。 5﹒如申请专利范围第1项之积体半导体记忆 体,其中,多余区块解码器(RBK)所选择 的相关多余字元线解码器(RWDEC)产生一 字禁止信号(INHIB),此禁止信号 (INHIB)有一致能状态,共同用于所有的 主记忆体区块单位(BK),以禁止半导体记 忆体的所有致能装置(ACT),在此情况时 该相关多余字元线解码器(RWDEC)系根据 字元线位址信号(WLAD)的第2部份 (WL2AD)来选择一多余字元线(RWL),否 则,禁止信号(INHIB)将有一非致能状态。 6﹒如申请专利范围第1项之积体半导体记忆 体,其中,每字主记忆体区块单位(BK)内 ,均以有一字致能信号(ACT) 一如果相关多余区块选择信号(RBKS)选择 了相关位于主记忆体区块单位(BK)内的 多余字元线解码器(RWDEC)时,或如果 此多余字元线解码器(RWDEC),依据施 用单元线位址信号(WLAD)的第2部份 (WL2AD)来选择一条多余字元线(RWL) 时,此致能信号(ACT)将处于致能状 态;且 一与上述情况相反时,则教能信号( ACT)将处于非致能状态,且致能信号( ACT)处于致能状态,区块选择信号 (BKS)之功能回应于相关之主记忆体区 块单位(BK)由此,即使在禁止信号 (INHIB)之致能状态,致能装置(ACT) 仍将致能此相关主记忆体区块单位(BK)。 7﹒如申请专利范围第1项之积体半导体记忆 体,其中,可程式化多余区块解码器 (RBK) ,是多余字元线解码器(RWDEC)的 一部份。 8﹒如申请专利范围第5项之积体半导体记忆 体,其中,使用处于致能状态的禁止信号 (INHIB),以使得区块解码器(BKDEC)处 于非致能状态,而外使致能装置(ACT)处 于非致能状态。 9﹒如申请专利范围第5项之积体半导体记忆 体,其中,除了使致能装置(ACT)处于非 致能状态外,也可以使用处于非致能状态 的禁止信号(INIHIB),以使得区块解码器 (BKDEC)处于井致能状态。 10﹒如申请专利范围第1至第9中巾任何一 项之积体半导体记忆体,其中,此主记忆 体具有一字可程式化延迟电路DLY);常 可程式化延迟电路(DLY)被程式化后,将 使得此一主记忆体区块单位(BK)的致能状 态的心块选择信号(BKS)延迟一预定时间 (t2)后生效;当可程式化延迟电路(DLY) 未被程式化,则区块选择信号(BKS)不会 被延迟。 11﹒如申请专利范围第10项之积体半导体记 忆体,其中,该延迟电路(BLY)是末被程 式化状态,并抑制禁止信号(INHIB)之致 能。 12﹒如申请专利范围第10项之积体半导体记 忆体,其中,延退作用发生于各字主记忆 体区块单位(BK)之致能装置(ACT)内。 13﹒如申请专利范围第11项之积体半导体记 忆体,其中,抑制禁止信号(INHIB)之致 能是发生于多余字元线解码器(RWDEC)内。14 14﹒如申请专利范围第10项任何一项之积体 半导体记忆体,其中,藉一字可程式化元 件(F)以进行程式化。 15﹒如申请专利范围第10项任何一项之积体 半导体记忆体,其中,该延迟电路(DLY) 之程式化仅发生于多余区块解码器(RBK) 之一及多余字元线解码器(INHIB)之一已 被进行中之程式程式化时。 16﹒如申请专利范围第10项任何一项之积体 半导体记忆体,其中,该延迟电路(DLy) 之程式化仅发生于至少有一字多余单元线 解码器(RWDEC)及对应的多余区块解码器 (RBK)已被进行中之程式程式化,且至少 有一条多余字元线(RWL)取代多余记忆体 位置(RWL),且是配置于不同的主记忆体 区块(BK)上,而非配置于取代的记忆体位 置的正常字元线(NWL)上。图示简单说明: 图1至图5显示本发明的不同的实施 例, 图6至13详细的显示本发明的优点。 |
