| 主权项 |
1.一种阻断闭锁引发路径之半导体装置,适用于一由NMOS和PMOS组成之CMOS元件,其包括:一寄生PNP双载子电晶体,形成于该PMOS部份;一寄生NPN双载子电晶体,形成于该NMOS部份;一反偏之背对背式寄生PN-NP二极体,用以阻断该寄生PNP双载子电晶体之P型集极、和该寄生NPN双载子电晶体之P型基极间之闭锁引发路径;以及一反偏之背对背式寄生NP-PN二极体,用以阻断该寄生PNP双载子电晶体之N型基极、和该寄生NPN双载子电晶体之N型集极间之闭锁引发路径。2.如申请专利范围第1项所述之装置,其中,该背对背式寄生PN-NP二极体之N-N接面系电性连接一系统电压。3.如申请专利范围第1项所述之装置,其中,该背对背式寄生NP-PN二极体之P-P接面系电性连接一接地电压。4.一种阻断闭锁引发路径之半导体装置,适用于一CMOS元件,其包括:一寄生PNP双载子电晶体,其P型射极电性连接至一系统电压,且其P型集极电性连接至一接地电压;一寄生NPN双载子电晶体,其N型射极电性连接至该接地电压,且其N型集极电性连接至该系统电压;一反偏之背对背式寄生PN-NP二极体,用以阻断该寄生PNP双载子电晶体之P型集极和该寄生NPN双载子电晶体之P型基极间之闭锁引发路径;及一反偏之背对背式寄生NP-PN二极体,用以阻断该寄生PNP双载子电晶体之N型基极,和该寄生NPN双载子电晶体之N型集极间之闭锁引发路径。5.如申请专利范围第4项所述之装置,其中,该寄生PNP双载子电晶体位于该CMOS元件之PMOS部份。6.如申请专利范围第4项所述之装置,其中,该寄生NPN双载子电晶体位于该CMOS元件之NMOS部份。7.如申请专利范围第4项所述之装置,其中,该背对背式寄生NP-PN二极体,其两端N型接面分别电性连接该寄生PNP双载子电晶体之N型基极,和该寄生NPN双载子电晶体之N型集极,其P-P接面则电性连接该接地电压。8.如申请专利范围第4项所述之装置,其中,该背对背式寄生PN-NP二极体,其两端P型接面分别电性连接该寄生PNP双载子电晶体之P型集极,和该寄生NPN双载子电晶体之P型基极,其N-N接面则电性连接该系统电压。9.一种阻断闭锁引发路径之半导体结构,包括:一第一型基底,具有相邻隔离之一第一型浅层井区和一第二型浅层井区;一第一电晶体,形成于该第二型浅层井区范围;一第二电晶体,形成于该第一型浅层井区范围;一第二型深层井区,围绕着该第一型浅层井区而形成于该第一型基底内;一第一型埋层井区,介于该第二型浅层井区和该第二型深层井区之间而形成于该第一型基底内;一第一型接触区,形成于该第一型埋层井区之部份表面;及一第二型接触区,形成于该第二型深层井区之既定位置。10.如申请专利范围第9项所述之结构,其中,该第一型属于一P型导电型态,且该第二型属于一N型导电型态。11.如申请专利范围第9项所述之结构,其中,该第一型属于一N型导电型态,且该第二型属于一P型导电型态。12.如申请专利范围第9项所述之结构,其中,该第一电晶体为一PMOS电晶体,该第二电晶体为一NMOS电晶体。13.如申请专利范围第9项所述之结构,其中,该第一电晶体为一NMOS电晶体,该第二电晶体为一PMOS电晶体。14.如申请专利范围第9项所述之结构,其中,该第一型基底系利用一浅沟槽隔离结构来隔离该第一型浅层井区和第二型浅层井区。15.一种阻断闭锁引发路径之半导体结构制造方法,包括下列步骤:(a)提供一第一型基底,并隔离出所需井区范围;(b)施以第一次离子植入步骤,以同时形成一第二型深层井区和一第二型浅层井区;(c)施以第二次离子布値,以同时在该第二型深层井区内形成一第一型浅层井区,和在该第二型深层井区与第二型浅层井区之间形成一第一型埋层井区;(d)在该第一型浅层井区和该第二型浅层井区范围形成闸极;(e)分别实施第三次离子布値和第四次离子布値,以在该些闸极两侧之第一型浅层井区内形成一第二型淡掺杂区,和在该第二型浅层井区内形成一第一型淡掺杂区;(f)在该些闸极两侧形成绝缘间隙壁;(g)实施第五次离子布値,以在该些闸极绝缘间隙壁两侧位置之第一型浅层井区内形成一第二型浓掺杂区,同时在该第二型深层井区之既定位置形成一第二型接触区;及(h)实施第六次离子布値,以在该些闸极绝缘间隙壁两侧位置之第二型浅层井区内形成一第一型浓掺杂区,同时在该第一型埋层井区之部份表面形成一第一型接触区。16.如申请专利范围第15项所述之方法,其中,该步骤(a)为提供一第一型基底,并以一隔离制程形成复数个浅沟槽,以隔离出所需井区范围。17.如申请专利范围第16项所述之方法,其中,该步骤(b)系包括在所欲形成第二型浅层井区表面形成一第一光阻层,用以使该第一光阻层与该第二型浅层井区之厚度约等于该第二型深层井区。18.如申请专利范围第17项所述之方法,其中,该步骤(c)系包括在该第一型基底表面形成一第二光阻层,其露出该第二型浅层井区和该第二型深层井区间之浅沟槽和邻接部份,以及该第二型深层井区之部分表面。19.如申请专利范围第18项所述之方法,其中,该步骤(c)系包括实施第二次离子布値,以同时在该第二型深层井区之部份表面下形成一第一型浅层井区,和在该第二型深层井区与第二型浅层井区间之浅沟槽下形成一第一型埋层井区,该第一型埋层井区并延伸一较浅之区域于该些浅沟槽之邻接部份。20.如申请专利范围第19项所述之方法,其步骤(c)中,该第一型浅层井区厚度约等于该第一型埋层井区。21.如申请专利范围第20项所述之方法,其中该步骤(d)更包括在该些浅沟槽中形成绝缘物质以作为浅沟槽隔离结构。22.如申请专利范围第21项所述之方法,其中该步骤(h)在该第一型埋层井区之延伸较浅区域表面,形成一第一型接触区。23.如申请专利范围第15项所述之方法,其中该第一型系属于掺杂有P型导电型态之离子,该第二型系属于掺杂有N型导电型态之离子。24.如申请专利范围第15项所述之方法,其中该第一型系属于掺杂有N型导电型态之离子,该第二型系属于掺杂有P型导电型态之离子。图式简单说明:第一图系显示传统CMOS元件中,因寄生双载子电晶体而形成闭锁现象之半导体剖面图。第二图至第六图,系显示本发明之一实施例中,阻断闭锁引发路径之半导体结构制造方法剖面图。第七图系显示一沿第六图之II-II'部份之纵向剖面图。第八图系显示本发明之一实施例中,阻断闭锁引发路径之半导体结构及其电性连接关系。第九图系显示传统具护环结构之CMOS元件,其内部寄生双载子电晶体之等效电路图。第十图系显示具本发明阻断闭锁引发路径之半导体装置之CMOS元件,其内部之等效电路图。 |
