| 主权项 |
1.一种电子装置,其包含:一个印刷电路板(24),其具有一个或多个信号路径层;多个同步装置(SD1-SD4),其固定于该印刷电路板上;以及一个第一同步滙流排(BG1),其中该第一同步滙流排包含多个线迹(31-34),其电气性耦合于多个同步装置之端子(41-44),其中第一同步滙流排的每条线迹路径都安排在相同的信号路径层(65)上,其中介于邻近的同步装置之端子之间的第一同步滙流排的每条线迹大约都为相同的长度,其中第一同步滙流排的每条线迹都避开该每个同步装置之中心部分(CR)下方的区域,并且其中介于邻近的同步装置间之该滙流排的每组群线迹都有一个实质上相同于介于其他邻近的同步装置间之该滙流排的其他线迹的组态。2.如申请专利范围第1项之装置,其中该多个同步装置(SD1-SD4)为微处理器。3.如申请专利范围第1项之装置,其中该线迹路径是圆形的。4.如申请专利范围第1项之装置,其中该多个同步装置(SD1-SD4)包含至少三个装置,其线性地安置在该印刷电路板(24)上。5.如申请专利范围第1项之装置,其另包含一个第二同步滙流排(BG2),其中该第一同步滙流排之路径安排在一个第一路径层上(65),而该第二同步滙流排之路径则同样的安排在该第一路径层上(65)。6.如申请专利范围第1项之装置,其另包含一个第二同步滙流排(BG2),其中该第一同步滙流排(BG1)之每条线迹的长度大约与该第二同步滙流排之每条线迹的长度相同。7.如申请专利范围第1项之装置,其中该多个同步装置(SD1-SD4)包含一个第一同步装置、一个第二同步装置与一个第三同步装置,其中每一个第一同步装置、第二同步装置与第三同步装置都有一个第一边缘、第二边缘、第三边缘与第四边缘,其中该第一同步滙流排(BG1)之线迹从该第一同步装置的该第一边缘下方退出,进入该第二同步装置的该第四边缘下方,从该第二同步装置的该第一边缘下方退出,并进入该第三同步装置的该第四边缘下方。8.如申请专利范围第1项之装置,其中该第一同步滙流排(BG1)包含资料信号线迹与至少一个时钟线迹。9.如申请专利范围第1项之装置,其中该第一同步滙流排(BG1)仅连结到该每个同步装置(SD1-SD4)的端子(41-44),其为相互邻近的。10.一种电子装置,其包含:一个多层印刷电路板(24),其具有第一、第二、第三与第四信号路径层(65-68);第一、第二、第三与第四微处理器(SD1-SD4),其以线性阵列方式固定于该印刷电路板上;多个可步滙流排(BG1,BG2),其中每个同步滙流排包含多条线迹(31-38),其中每个同步滙流排的线迹都连结到该第一、第二、第三与第四微处理器上的邻近端子(41-48),其中一个同步滙流排之一条线迹的路径安排在一个单一信号路径层上,其中一个同步滙流排的每条线迹大都是相同的长度,其中该第一同步滙流排之每条线迹避开该每个同步装置的中心部分(CR)下方的区域,并且其中介于邻近的同步装置间之该滙流排中的每组群线迹都有一个实质上相同于介于其他邻近的同步装置间之该滙流排的其他线迹的组态。图式简单说明:第1A图显示一个传统BGA或PGA封装的覆盖区型样。第1B图显示二个封装之覆盖区型样的一部分,以及一个传统的路径安排方法,其中在该封装的中心区域下方安排线迹的路线。第2图为一个由上向下看图,其显示根据本发明之一个实施例,固定在一个印刷电路板上表面的四个同步装置,其中显示有信号线迹。第3图为一个横截面图,其显示第2图中之根据本发明之一个实施例,固定在一个12层印刷电路板上表面的四个同步装置。 |
