| 主权项 |
1.一种制作双位元(twin bit cell)快闪式记忆体(flashmemory devices)的方法,该方法包含有下列步骤:提供一矽基底;于该矽基底表面形成一闸极氧化层;于该闸极氧化层表面形成一多晶锗化矽(polysilicongermanium)层;进行一离子布値制程,于该多晶锗化矽层中形成至少一绝缘区域,以分隔该多晶锗化矽层成两不相连续的导电区域,形成一双位元结构;于该多晶锗化矽层表面形成一介电层;于该介电层表面形成一图案化之浮动闸极(floatinggate);以及于该浮动闸极上形成一控制闸极。2.如申请专利范围第1项之方法,其中该多晶锗化矽层系利用一通入有矽甲烷(silane,SiH4)、锗烷(germane,GeH4)和氢气(hydrogen)且沉积温度介于450℃~620℃间的化学气相沈积(chemical vapor deposition,CVD)所形成。3.如申请专利范围第1项之方法,另包含有一950℃~1150℃的高温回火制程(high temperature annealing),以扩散该离子布値制程所布植之离子,形成该绝缘区域。4.如申请专利范围第1项之方法,其中该多晶锗化矽层的化学组成为Si1-x Gex, x= 0.05~1.0。5.如申请专利范围第1项之方法,其中于形成各该浮动闸极之后,另包含一离子布値制程以及一热氧化制程,以形成该双位元快闪记忆体之位元线,并于该位元线表面形成一场氧化层,作为各该浮动闸极之间的隔离。6.如申请专利范围第5项之方法,其中该热氧化制程亦会于各该导电区域裸露之侧壁表面形成一氧化层。7.一种制作双位元(twin bit cell)快闪式记忆体(flashmemory devices)的方法,该方法包含有下列步骤:提供一矽基底;于该矽基底表面形成一闸极氧化层;于该闸极氧化层表面形成一多晶锗化矽(polysilicongermanium)层;于该多晶锗化矽层表面形成一介电层;进行一离子布値制程,于该多晶锗化矽层中形成至少一绝缘区域,以分隔该多晶锗化矽层成两不相连续的导电区域,形成一双位元结构;于该介电层表面形成一图案化之浮动闸极(floatinggate);以及于该浮动闸极上形成一控制闸极。8.如申请专利范围第7项之方法,其中该多晶锗化矽层的化学组成为Si1-x Cex, x = 0.05~1.0。9.如申请专利范围第7项之方法,其中该多晶锗化矽层系利用一通入有矽甲烷(silane,SiH4)、锗烷(germane,GeH4)和氢气(hydrogen)且沉积温度介于450℃~620℃间的化学气相沈积(chemicalvapor deposition,CVD)所形成。10.如申请专利范围第7项之方法,另包含有一950℃~1150℃的高温回火制程(high temperature annealing),以扩散该离子布値制程所布植之离子,形成该绝缘区域。11.如申请专利范围第7项之方法,其中于形成各该浮动闸极之后,另包含一离子布値制程以及一热氧化制程,以形成该双位元快闪记忆体之位元线,并于该位元线表面形成一场氧化层,作为各该浮动闸极之间的隔离。12.如申请专利范围第11项之方法,其中该热氧化制程亦会于各该导电区域裸露之侧壁表面形成一氧化层。13.一种制作双位元(twin bit cell)快闪式记忆体(flashmemory devices)的方法,该方法包含有下列步骤:提供一矽基底;于该矽基底表面形成一闸极氧化层;于该闸极氧化层表面形成一多晶锗化矽(polysilicongermanium)层;进行一离子布値制程,于该多晶锗化矽层中形成至少一绝缘区域,以分隔该多晶锗化矽层成两不相连续的导电区域,形成一双位元结构;于该多晶锗化矽层形成一图案化之浮动闸极(floating gate);进行一离子布値制程,以于该矽基底中形成复数个掺杂区,作为该快闪记忆体之位元线;进行一热氧化制程,以于该位元线表面形成一场氧化层,作为各该浮动闸极之间的隔离;以及于该浮动闸极上形成一控制闸极。14.如申请专利范围第13项之方法,其中该多晶锗化矽层的化学组成为Si1-x Gex, x = 0.05~1.0。15.如申请专利范围第13项之方法,其中该多晶锗化矽层系利用一通入有矽甲烷(silane,SiH4)、锗烷(germane,GeH4)和氢气(hydrogen)且沉积温度介于450℃~620℃间的化学气相沈积(chemicalvapor deposition,CVD)所形成。16.如申请专利范围第13项之方法,另包含有一950℃~1150℃的高温回火制程(high temperature annealing),以扩散该离子布値制程所布植之离子,形成该绝缘区域。17.如申请专利范围第13项之方法,其中该热氧化制程亦会于各该导电区域裸露之侧壁表面形成一氧化层。18.一种双位元(twin bit cell)快闪记忆体(flash memory devices),其包含有:一半导体基底(semiconductor substrate);一源极(source)以及一汲极(drain),设于该半导体基底之一预定区域,且该汲极与该源极分隔一预定距离;一通道(channel),设于该源极与该汲极间之该半导体基底表面;一第一介电层,覆盖于该通道表面;一多晶锗化矽层,形成并覆盖于该第一介电层表面,且该多晶锗化矽层中另包含一绝缘区域,以将该多晶锗化矽层分隔成两不相电连接之导电区域,形成该双位元;一第二介电层,形成并覆盖于该多晶锗化矽层表面;以及一闸极,形成并覆盖于该第二介电层表面;其中各该导电区域系为一滞留电子层(charge trappinglayer),用来接收并保留射入该导电区域之电子,以分别形成一位元(bit)。19.如申请专利范围第18项之快闪记忆体,其中该半导体基底系为一P型基底,且该源极与汲极系为一N型掺杂区域。20.如申请专利范围第18项之快闪记忆体,其中该半导体基底系为一N型基底,且该源极与汲极系为一P型掺杂区域。21.如申请专利范围第18项之快闪记忆体,其中该多晶锗化矽层的化学组成为Si1-xGex, x = 0.05~1.0。22.如申请专利范围第18项之快闪记忆体,该绝缘区域则系由一高浓度氧掺质(oxygen dopant)植入该多晶锗化矽层中,并藉由一热制程反应而成的。23.如申请专利范围第22项之快闪记忆体,其中该高浓度氧掺质系利用一氧离子布値制程所形成的,且该布植剂量约为1~2x1018/cm2,布植能量约为20~80 KeV。24.如申请专利范围第22项之快闪记忆体,其中该热制程系为一温度约为950℃~1150℃的高温回火制程(high temperatureannealing)。25.如申请专利范围第18项之快闪记忆体,该绝缘区域则系由一高浓度氮掺质(nitrogen dopant)植入该多晶锗化矽层中,并藉由一热制程反应而成的。26.如申请专利范围第18项之快闪记忆体,其中各该导电区域裸露之侧壁表面另形成一氧化层。图式简单说明:图一至图四为习知制作氮化物唯读记忆体的方法示意图。图五至图八为本发明制作双位元快闪记忆单元的方法示意图。图九为本发明之双位元快闪记忆单元的剖面结构示意图。 |
