低导通电阻功率VDMOS晶体管的制造方法

摘要

本发明涉及一种低导通电阻功率VDMOS晶体管的制造方法。该方法是从降低两个VDMOS元胞之间正对漏端通道的导通电阻入手，在满足VDMOS管耐压的情况下，在N⁺硅片上的第一层N^-外延层中的VDMOS晶体管栅(即两个VDMOS元胞之间)的正下方的区域，增加一个重掺杂N⁺区，从根本上直接降低了导通电阻，实现了降低VDMOS晶体管导通电阻的目的。本发明有效地解决了VDMOS工艺制造领域中功率VDMOS晶体管的导通电阻难于降低的瓶颈问题。

主权项

1.一种低导通电阻功率VDMOS晶体管的制造方法，其特征在于，该方法步骤包括：(1)在N+硅片上生长厚度为4～5μm的N-外延层；(2)生长厚度为950～1050nm的SiO2层，光刻，刻出需要形成N+区的区域；生长10-15nm的SiO2层，套刻需要形成N+区的区域，砷离子注入；(3)去胶，在1100～1200℃下高温退火推结，形成所需要的N+区域；(4)在所述已具有N+区域的硅片上进行第二次外延，生长一层常规VDMOS晶体管制造所需的N-外延层；按常规VDMOS晶体管的制造工艺，进行常规功率VDMOS晶体管的制作。