基于全动态电压-时间转换电路的时间域比较器

摘要

基于全动态电压-时间转换电路(Totally Dynamic voltage-to-time Converter(TDVTC))的时间域比较器，属于数据转换器技术领域，其特征在于，该比较器由全动态电压控制延迟的电压时间转换电路和对称间-数字转换电路依次串连组成；由于采用对称时间到数字转换技术代替DFF触发器，因而能在38MHz的速度下分辨出低于10uV的输入电压差，同时本发明只采用了比较小的电阻，因而面积小，功耗低。

主权项

1、基于全动态电压-时间转换电路的时间域比较器其特征在于，含有一个基于全动态电压-时间转换电器和一个对称时间-数字转换电路，其中：所述的基于全动态电压时间转换电路，含有：十二个NMOS管、四个PMOS管、两个时钟控制反相器、三个反相器、以及电容、电阻，其中：在所述十二个NMOS管中，第一个NMOS管到第十二个NMOS管分别标志为(N1，N2，N3，N4，N5，N6，N7，N8，N9，N10，N11以及N12)，在所述四个PMOS管中，第一个PMOS管到第四个PMOS管分别标志为(P1，P2，P3，P4).所述四个PMOS管(P1，P2，P3，P4)的源极共同接电源(VDD)，所述第七NMOS管(N7)、第八NMOS管(N8)、第十一NMOS管(N11)、以及第十二NMOS管(N12)的源极接地，所述第一PMOS管(P1)、第二PMOS管(P2)、第五NMOS管(N5)、第六NMOS管(N6)这四个MOS管的栅极互连后接时钟信号(CLK)，所述第一电容(C1)和第二电容(C2)的下极板共地，所述第一电阻(R1)和第二电阻(R2)的一端共地，所述第一PMOS管(P1)的漏极、第五NMOS管(N5)的漏极、第三PMOS管(P3)的栅极互连后接于所述第一电容(C1)的上极板，所述第二PMOS管(P2)的漏极、第六NMOS管(N6)的漏极、所述第四PMOS管(P4)的栅极互连后接所述第二电容(C2)的上极板，所述第一反相器(I1)的输入端接所述时钟信号(CLK)，向输出端同时连接到所述第九NMOS管(N9)、第十二NMOS管(N12)，第七NMOS管(N7)，第八NMOS管(N8)，第九NMOS管(N9)，第十一NMOS管(N11)、以及第十二NMOS管(N12)这六个NMOS管的栅极，所述第三PMOS管(P3)的漏极和第十一NMOS管(N11)的漏极相连后接成第一输出端(Vo1)，所述第四PMOS管(P4)的漏极和第十二NMOS管(N12)的漏极相连后接成第二输出端(Vo2)，所述第一时钟控制反相器(CI1)的输入端和所述第一输出端Vo1相连，而且第一时钟控制反相器(CI1)和所述第二时钟控制反相器(CI2)的控制互连后接所述时钟信号(CLK)，所述第一时钟控制反相器(CI1)的输出端在连接到所述的第三NMOS管(N3)的栅极的同时，又正向串接一个所述第三反相器(I3)后与所述对称时间-数字转换电路的脉中输入端(TIN)，所述第二时钟控制反相器(CI2)的输入端和所述第二输出端Vo2相连，向该第二时钟控制反相器CI2的输出端在与所述第四NMOS管(N4)的栅极相连的同时，又正向串接一个所述第二反相器I2后连接到所述对称时间-数字转换电器的参考脉中输入端(TREF)，所述第一NMOS管(N1)的源极、第九NMOS管(N9)的源极、以及第七NMOS管(N7)的漏极相连后接所述第一电阻(R1)的非接地端，所述第十二NMOS管(N12)的源极、第二NMOS管(N2)的源极、第八NMOS管(N8)的漏极相连后接所述第二电阻(R2)的非接地端，所述第五NMOS管(N5)的源极和所述第三NMOS管(N3)的漏极相连，所述第三NMOS管(N3)的源极同时和所述第一NMOS管(N 1)漏极相连后和第九NMOS管(N9)的漏极相连，所述第六NMOS管(N6)的源极和所述第四NMOS管(N4)的漏极相连，所述第四NMOS管(N4)的源极同时和所述第十二NMOS管(N12)和第二NMOS管(N2)的源板相连，所述的对称时间-数字转换电路，含有：六个PMOS管、十个NMOS管、以及两个反相器，其中：在所述六个PMOS管中，第一个PMOS管到第六个PMOS管分别标示为(P5，P6，P7，P8，P9以及P10)，在所述十个NMOS管中，第一个NMOS管到第十个NMOS管分别标志为(N13，N14，N15，N16，N17，N18，N19，N20，N21以及N22)，在所述两个反相器中，第四反相器标志为I4第五反相器标志为I5，所述第五PMOS管(P5)、第六PMOS管(P6)、第七PMOS管(P7)、第八PMOS管(P8)、第九PMOS管(P9)、第十PMOS管(P10)这六个PMOS管的源极共同按电源VDD，所述第十三NMOS管(N13)、第十四NMOS管(N14)、第十七NMOS管(N17)、第十八NMOS管(N18)、第二十一NMOS管(N21)、以及第二十二NMOS管(N22)这六个NMOS管的源极共地；所述第五PMOS管(P5)、第十五NMOS管(N15)、以及第十三NMOS管(N13)这三个MOS管的栅极互连后接所述输入脉中输入端(TIN)，所述第六PMOS管(P6)、第十六NMOS管(N16)、以及第十四NMOS管(N14)这三个MOS管的栅极共连后接所述参考脉中输入端，所述第十五NMOS管(N15)的源极和第十七NMOS管(N17)的漏极相连，所述第十九NMOS管(N19)的源极和第十三NMOS管(N13)的漏极相连，所述第二十NMOS管(N20)的源极和第十四NMOS管(N14)的漏极相连，所述第十六NMOS管(N16)的源极和第十八NMOS管(N18)的漏极板相连，所述第七PMOS管(P7)的栅极、第六PMOS管(P6)的源极、第十PMOS管(P10)的栅极、第八PMOS管(P8)的漏极互连后在和所述第十九NMOS管(N19)的栅极、第十七NMOS管(N17)的栅极以及第二十NMOS管(N20)的漏极以及第十六NMOS管(N16)的漏极互连所述第五PMOS管(P5)的漏极、第七PMOS管(P7)的漏极、第八PMOS管(P8)的栅极以及第九PMOS管(P9)的栅极互连后，再和所述第十五NMOS管(N15)的漏极、第十九NMOS管(N19)的漏极、第二十NMOS管(N20)的栅极、第十八NMOS管(N18)的栅极相连，所述第四反相器(I4)的输入端、第五反相器的输出端(I5)、第九PMOS管(P9)的漏极、第二十一NMOS管(N21)的漏极、以及第二十二NMOS管(N22)的栅极互连后构成所述对称时间-数字转换电器的第一输出端(DH)，所述第五反相器(I5)的输入端、第四反相器(I4)的输出端、第十PMOS管(P10)、第二十二NMOS管(N22)的漏极以及第二十一NMOS管(N21)的栅板互连后构成所述对称时间-数字转换电路的第二输出端(DL)。