| 摘要 |
Оперативное запоминающее устройство статического типа, построенное по трехмерной структуре, содержащее ряд дешифраторов адреса и матрицу запоминающих ячеек, каждая запоминающая ячейка матрицы содержит определенное число RS-триггеров, отличающееся тем, что в запоминающее устройство дополнительно введен набор дешифраторов адреса высокого уровня, имеющих 6 входов и 64 выхода, каждый из которых содержит два дешифратора, имеющих 3 входа и 8 выходов, а также перемножитель выходных сигналов на двухкодовых логических элементах И, собранных по матричной схеме, где каждый выход дешифраторов, имеющих 3 входа и 8 выходов, подключены к входам элементов И, соответствующие выходы последних являются выходами дешифратора, имеющих 6 входов и 64 выхода, а каждый стробирующий вход матрицы на 4096 ячеек подключен к выходам дополнительного дешифратора, имеющего 6 входов и 64 выхода, при этом модули на 4096 слов построены по методу двухкоординатной выборки, реализованной по средствам двух дешифраторов адреса, имеющих 6 входов и 64 выхода, выходы которых подключены к адресным входам 64 модулей на 64 слова каждый, запоминающие ячейки матрицы содержат блоки управления, представляющие собой набор элементов И, и объединены соответствующими шинами данных и адреса. |
