用于验证电路的模型检测中的模型抽象方法及其系统

摘要

本发明涉及用于验证电路的模型检测中的模型抽象方法和系统，所述电路由Verilog设计，所述方法包括：步骤1，读入所述电路的Verilog代码，依据检测需求处理所述Verilog代码中的变量，以规范并简化所述代码；步骤2，根据规范后的所述变量和该变量的赋值，提取所述电路的数据路径；步骤3，提取数据路径的数据运算，根据该数据运算抽象所述数据路径；步骤4，对抽象后的所述变量和该变量的赋值进行操作，生成状态机的状态集和边集。本发明能够在用户提供必要的信息后，自动对Verilog代码进行分析，从中提取数据路径。

主权项

1.一种用于验证电路的模型检测中的模型抽象方法，所述电路为Verilog设计，其特征在于，所述方法包括：步骤1，读入所述电路的Verilog代码，依据检测需求处理所述Verilog代码中的变量，以规范并简化所述代码；步骤2，根据规范后的所述变量和所述变量的赋值，提取所述电路的数据路径；步骤3，提取所述数据路径的数据运算，根据所述数据运算抽象所述数据路径；步骤4，对抽象后的所述代码中的变量和所述变量的赋值进行操作，生成状态机的状态集和边集。