| 主权项 |
1.一种计数器，其特征在于包括：n个触发式触发器，n是整数：n≥2，每个所述触发式触发器包括：主锁存器，用于写入和保存输入数据；和从锁存器，连接到所述主锁存器，以便与所述主锁存器的操作互补地写入和保存所述主锁存器中保存的数据，并且输出保存的数据，其中所述主锁存器包括：第一反相电路；第二反相电路，输入端连接到所述第一反相电路的输出端并且输出端连接到所述第一反相电路的输入端；第一导电型的第一晶体管，输入和输出端中的一个连接到所述第一反相电路的输出端；第一导电型的第二晶体管，输入和输出端中的一个连接到所述第一晶体管的输入和输出端中的另一个；第一导电型的第三晶体管，输入和输出端中的一个连接到所述第二反相电路的输出端；第一导电型的第四晶体管，输入和输出端中的一个连接到所述第三晶体管的输入和输出端中的另一个；和电源，连接到所述第二晶体管和所述第四晶体管中的每一个的输入和输出端中的另一个，时钟信号被共同地提供到所述第一晶体管和所述第三晶体管中的每一个的控制端，第一输入信号被提供到所述第二晶体管的控制端，具有与提供到所述第二晶体管的控制端的第一输入信号相反的极性的第二输入信号被提供到所述第四晶体管的控制端，所述从锁存器包括：第二导电型的第五晶体管，输入和输出端中的一个连接到所述第一反相电路的输出端；第一导电型的第七晶体管，输入和输出端中的一个连接到所述第五晶体管的输入和输出端中的另一个；第二导电型的第六晶体管，输入和输出端中的一个连接到所述第二反相电路的输出端；和第一导电型的第八晶体管，输入和输出端中的一个连接到所述第六晶体管的输入和输出端中的另一个，提供到所述第一晶体管和所述第三晶体管中的每一个的控制端的时钟信号被共同提供到所述第五晶体管和所述第六晶体管中的每一个的控制端，所述第八晶体管的输入和输出端中所述的一个连接到所述第七晶体管的控制端，所述第七晶体管的输入和输出端中所述的一个连接到所述第八晶体管的控制端，所述电源连接到所述第七晶体管和所述第八晶体管中的每一个的输入和输出端中的另一个，所述第二晶体管的控制端连接到所述第五晶体管的输入和输出端中的所述另一个，所述第四晶体管的控制端连接到所述第六晶体管的输入和输出端中的所述另一个，和来自前一级的第k-1个触发式触发器中的所述第六晶体管的输入和输出端中的所述一个和所述另一个中的一个的信号被提供到第k个触发式触发器作为时钟信号，k是整数：2≤k≤n，每个所述触发式触发器包括：第一导电型的第九晶体管，插在所述第一晶体管与所述第二晶体管之间，输入和输出端中的一个连接到所述第一晶体管的输入和输出端中的所述另一个，并且输入和输出端中的另一个连接到所述第二晶体管的输入和输出端中的所述一个；和第一导电型的第十晶体管，插在所述第三晶体管与所述第四晶体管之间，输入和输出端中的一个连接到所述第三晶体管的输入和输出端中的所述另一个，并且输入和输出端中的另一个连接到所述第四晶体管的输入和输出端中的所述一个，其中将允许数据写入的写入允许信号提供到所述第九晶体管和所述第十晶体管中的每一个的控制端，和把来自前一级的第k-1个触发式触发器中的所述第六晶体管的输入和输出端中的一个的信号提供到第k个触发式触发器作为时钟信号，并且把来自第k-1个触发式触发器中的所述第五晶体管的输入和输出端中所述另一个的信号提供到第k个触发式触发器作为写入允许信号，k是整数：2≤k≤n。 |
