双执行绪处理器

摘要

本发明提供一种管线处理器架构、处理及方法。在一实施中，提供一处理器，其包括一指令提取单元，用于提取关于复数处理器执行绪之提取指令、一回应于该指令提取单元的解码器、回应于该解码器之发出逻辑、及一包括有对应于该复数处理器执行绪的复数记忆库之暂存器档案。每个记忆库系用于储存关连于一相对应处理器执行绪之资料。该处理器可包括一组对应于每个复数处理器执行绪之暂存器。在一组当中的每一暂存器系位于该处理器的一管线阶段之前或之后。

主权项

一种在复数个处理器执行绪之间执行一上下文切换的处理器，包含：一具有复数个管线阶段之管线，该复数个阶段包括一组相应于包含一第一处理器执行绪与一第二处理器执行绪之复数个处理器执行绪中每一处理器执行绪之暂存器，该暂存器系位在该处理器之该管线之该复数个管线阶段之每一管线阶段之前与之后；其中每一管线阶段包含一联系于该管线阶段之输入暂存器之第一选择器以及一联系于该管线阶段之输出暂存器之第二选择器，该输入暂存器与输出暂存器系包含在该组暂存器中；以及一可程式控制器用来在复数个处理器执行绪之间执行一上下文切换，包括在一组相对应的暂存器中储存一目前执行中处理器执行绪之状态，并载入另一个处理器执行绪之状态，藉由控制该第一与第二选择器之切换，使得关于第一处理器执行绪的资料在处理该第一处理器执行绪期间被传送通过该第一组暂存器与该复数个管线阶段，而关于该第二处理器执行绪的资料在处理该第二处理器执行绪期间被传送通过该第二组暂存器与该复数个管线阶段；其中该可程式控制器包括相对应于该复数个处理器执行绪之硬体执行绪配置计数器，以使该可程式控制器在处理器内执行该上下文切换，每一执行绪配置计数器包含一数值，以代表有多少处理器时间要配置给一个别的处理器执行绪。