用于可规划逻辑阵列装置之时脉树

摘要

本发明揭示一种用于可规划逻辑阵列装置之时脉树，其所具有各逻辑元件设有埋设式电路，其所具有缓冲器将垂直汇流排线连接至水平汇流排线，以致于此等在各水平汇流排线上之时脉可以同步，且在逻辑元件间之时脉信号具有最小时脉偏移。

主权项

一种用于具有逻辑树之可规划逻辑阵列装置(PLAD)之结构，包括：多个配置成列与行之逻辑元件；多个连接至该等逻辑元件各行之垂直汇流排线；以及多个连接至该等逻辑元件各列入之水平汇流排线；其中，一行之各该逻辑元件连接至两个该垂直汇流排线作为输出，以致于该垂直汇流排线之数目为在一行中该逻辑元件数目之两倍；且一列之各该逻辑元件连接至两个该水平汇流排线作为输出，以致于该水平汇流排线之数目为在一列中该逻辑元件数目之两倍，而各该逻辑元件具有所有该垂直汇流排线与该水平汇流排线作为输入。