用于减少集成电路中软错误率的方法及结构

摘要

本发明提供用于减少集成电路中的软错误率的结构和方法。本发明的结构包括：半导体衬底；从最低布线层堆叠到最高布线层的一个或更多个布线层的叠层，所述最低布线层比所述最高布线层更靠近所述半导体衬底；以及阿尔法粒子阻挡层，其位于所述一个或更多个布线层的所述最高布线层的顶面上，所述阻挡层包含金属布线和电介质材料，所述阻挡层具有所述阻挡层的厚度和所述阻挡层中金属布线的体积百分比的组合，该组合足以阻止预定百分比的小于等于所选能量的阿尔法粒子冲击所述阻挡层穿透到所述一个或更多个布线层的叠层中或者衬底中。

主权项

1. 一种结构，包括：集成电路，该集成电路包括：半导体衬底；以及从最低布线层堆叠到最高布线层的一个或更多个布线层的叠层，所述最低布线层比所述最高布线层更靠近所述半导体衬底；以及阿尔法粒子阻挡层，其位于所述一个或更多个布线层的所述最高布线层的顶面上，所述阻挡层包含金属布线和电介质材料，所述阻挡层具有所述阻挡层的厚度和所述阻挡层中金属布线的体积百分比的组合，该组合足以阻止冲击所述阻挡层的预定百分比的小于等于所选能量的阿尔法粒子穿透到所述一个或更多个布线层的所述叠层中。