半导体器件

摘要

本发明涉及防止在制造使用SOI衬底的半导体器件时、由于在等离子处理中在支持衬底的正面、背面产生的带电而导致半导体元件特性恶化的技术。本发明的半导体器件具有：在SOI衬底50的SOI层53上形成的MOS晶体管60；形成于覆盖上述SOI层53的层间绝缘膜80上、通过Via81与上述MOS晶体管60的栅电极64或者扩散区61、62连接的布线图案82；连接在上述布线图案82和上述SOI衬底50的支持衬底51之间、当在形成上述布线图案82的等离子处理中对于上述栅电极所产生的电荷超过规定值时、将上述电荷向上述支持衬底51侧释放或截断的保护电路。上述保护电路的一个例子是由具有分别对应上述预定值的击穿电压值的PN结二极管71和NP结二极管72的串联电路构成。

主权项

1.一种半导体器件，其特征在于包括：含有在隔着绝缘膜在支持衬底上形成有硅层的SOI衬底中的上述硅层中形成的扩散层、和隔着栅绝缘膜形成的栅电极的半导体元件；形成在覆盖上述硅层的层间绝缘膜上、通过贯通上述层间绝缘膜的第1连接孔与上述半导体元件的栅电极或者扩散层相连接的布线图案；连接在与上述栅电极或者上述扩散层相连接的上述布线图案与上述支持衬底之间、当在形成上述布线图案的等离子处理中对于上述栅电极产生的电荷超过规定值时、将上述电荷向上述支持衬底侧释放的保护元件；和形成在上述层间绝缘膜上、通过贯通上述层间绝缘膜的第2连接孔与上述支持衬底相连接的哑导电图案。