发明名称 一种上下文自适应二进制算术编码器及其方法
摘要 本发明公开了一种上下文自适应二进制算术编码器,至少包括算术编码控制模块、编码指令队列模块、上下文管理与维护模块、编码引擎模块、输出比特打包模块。本发明还公开了一种上下文自适应二进制算术编码方法,将输入的外部命令、语法元素和相邻块信息处理后,最终生成输出比特流。本发明用以解决视频编码中,由于熵编码运算复杂、运算量过大而引起的熵编码速度低下的问题,从而提高视频编码速度。本发明可应用于高性能的H.264 High Profile/Main Profile的高清或标清实时视频编码芯片等对编码速度要求较高的领域中。
申请公布号 CN100531386C 申请公布日期 2009.08.19
申请号 CN200710042108.7 申请日期 2007.06.15
申请人 上海富瀚微电子有限公司 发明人 朱嵘喆;金永明;冯炜;何辉
分类号 H04N7/24(2006.01)I;H04N7/26(2006.01)I;H04N7/50(2006.01)I 主分类号 H04N7/24(2006.01)I
代理机构 上海智信专利代理有限公司 代理人 王 洁
主权项 1、一种上下文自适应二进制算术编码器,其特征在于,至少包括算术编码控制模块,用于将语法元素的名义值转换为二进制符号串,并生成每个二进制符号对应的编码指令;编码指令队列模块,用于缓冲编码指令;上下文管理与维护模块,用于计算当前状态概率下标和大概率符号值,并对其更新;编码引擎模块,用于生成输出比特数和输出解析码字;输出比特打包模块,用于处理输出解析码字,处理结果经缓冲后,打包成字节,并消除符号扩散后得到输出比特流,外部命令、语法元素和相邻块信息经所述算术编码控制模块输入后,依次经编码指令队列模块、上下文管理与维护模块、编码引擎模块、输出比特打包模块处理后,生成输出比特流。
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