内部修正占空比的延时锁定环电路及其占空比修正方法

摘要

一种具有占空比修正器(DCC)的延时锁定环(DLL)电路，该电路具有较宽的占空比修正范围，只消耗少量功率，基本没有对工作频率的限制，并且能够改善存储器件的特性。该延时锁定环电路包含一个用于占空比修正的附加环路和多个用于控制输出信号的上升沿和下降沿的环路。因此，该延时锁定环电路能够在不使用混相器的情况下，内部修正占空比。

主权项

1.一种具有占空比修正器的延时锁定环电路，所述延时锁定环电路包括：相位检测器，用于检测外部时钟信号与内部时钟反馈信号之间的相位差，并且根据所述相位差产生上信号和下信号；第一控制电路，用于响应于所述上信号和所述下信号，产生第一控制信号，用于粗略锁定所述外部时钟信号与所述内部时钟反馈信号之间的相位差，并且产生第二控制信号，用于精确锁定所述相位差；第二控制电路，用于响应于所述上信号和所述下信号，产生第三控制信号，用于所述外部时钟信号的占空比误差的粗略修正，并且产生第四控制信号，用于所述外部时钟信号的占空比误差的精确修正；延时线单元，包含多个串联连接的延时单元，通过所述延时单元对所述外部时钟信号进行延时，响应于第一组第一控制信号，从所述多个延时单元中选择第一延时单元的输出信号，响应于第二组第一控制信号，从所述多个延时单元中选择第二延时单元的输出信号，响应于所述第三控制信号，从所述多个延时单元中选择第三延时单元的输出信号；第一相位内插器，响应于第一组第二控制信号，内插所述第一延时单元的所述输出信号，产生第一输出信号和第二输出信号，把所述第一输出信号作为内部时钟反馈信号之一提供给所述相位检测器，并且把所述第二输出信号作为第一内部时钟信号输出；第二相位内插器，响应于第二组第二控制信号，内插所述第二延时单元的所述输出信号，产生输出信号，并且把所述输出信号作为另一个所述内部时钟反馈信号提供给所述相位检测器；以及第三相位内插器，响应于所述第四控制信号，内插所述第三延时单元的所述输出信号，产生输出信号，并且把所述输出信号作为第二内部时钟信号输出。