发明名称 时钟偏差局域性优化分析方法
摘要 本发明公布了一种时钟偏差局域性优化分析方法,属于ASIC芯片设计流程后端对零偏差时钟树进行时钟偏差调整的技术领域。本发明所述方法采用时钟缓冲器插入的方法对时钟偏差进行调整,最终从整体上提高电路的性能及稳定性。本优化方法可以嵌入业界的通用时钟树综合设计工具中,与现有的标准物理设计流程进行整合。
申请公布号 CN101504680A 申请公布日期 2009.08.12
申请号 CN200910030375.1 申请日期 2009.03.20
申请人 东南大学 发明人 杨军;赵兵;李立丰;刘新宁;时龙兴
分类号 G06F17/50(2006.01)I 主分类号 G06F17/50(2006.01)I
代理机构 南京经纬专利商标代理有限公司 代理人 许 方
主权项 1、一种时钟偏差局域性优化分析方法,其特征在于包括如下步骤:第一步:初始化设置自身时序路径裕值x0、前级时序裕值x1、后级时序裕值x2和循环标记flag=1;第二步:当循环标记flag大于0,则将第一步所述的3个裕值求和后均分得到时序均分量slack_new,进入第三步;当循环标记flag等于0,则转第七步;第三步:将前级时序裕值x1与第二步所述的时序均分量slack_new求差得到捕获端时钟延时增加值Tcapture_incr,将后级时序裕值x2与第二步所述的时序均分量slack_new求差得到发送端时钟延时减少值Tlaunch_decr;第四步:当捕获端时钟延时增加值Tcapture_incr使得后级电路的保持时间违规,则将后级时序裕值x1设置为后级电路的保持时间裕量h_min_c,返回第二步;当捕获端时钟延时增加值Tcapture_incr未使得后级电路的保持时间违规,则进入第五步;第五步:当数据发送时钟端减少值Tlaunch_decr使得前级电路的保持时间违规,则将前级时序裕值x1设置为前级电路的保持时间裕量h_min_l,返回第二步;当数据发送时钟端减少值Tlaunch_decr未使得前级电路的保持时间违规,则进入第六步;第六步:将循环标记flag置0,返回第二步循环调整结束;第七步:将捕获端时钟延时增加值Tcapture_incr和发送端时钟延时减少值Tlaunch_decr相加得到正的时钟偏差值即有用时钟偏差;第八步:当第七步所述的有用时钟偏差使得自身电路的保持时间违规,则将捕获端时钟延时增加值Tcapture_incr和发送端时钟延时减少值Tlaunch_decr缩小为原来的k倍,k为偏差实际调整值与有用时钟偏差的比值;第九步:将自身时序路径裕值x0加上有用时钟偏差得到关键时序路径新的建立时间裕量s_new,将自身时序路径裕值x0减去有用时钟偏差得到新的保持时间裕量h_new。
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