准循环低密度校验码的多码率译码器

摘要

本发明公开了一种数字通信领域的准循环低密度校验码的多码率译码器，其中：校验节点处理模块并行地接收存储单元池传输的信息，串行处理后，并行地更新到信息存储单元池；变量节点处理模块并行地接收并处理存储单元池信息，然后更新到相应的存储单元池；信息存储单元池用于存储校验节点和变量节点处理模块处理后的信息；逻辑控制单元用于控制多码率译码和译码过程中校验节点处理模块和变量节点处理模块的迭代操作进行控制，并对迭代过程进行自适应控制并将译码码字适时输出。本发明复杂度低、结构灵活，既降低了单个码字译码器复杂度，又能在一个码字译码器的资源基础上消耗增长很小的情况下处理不同码率的QC-LDPC码的目的。

主权项

1、一种准循环低密度校验码的多码率译码器，其特征在于包括校验节点处理模块、变量节点处理模块、信息存储单元池和逻辑控制模块，其中：校验节点处理模块并行地接收存储单元池传输的信息，串行处理后，并行地更新到信息存储单元池；变量节点处理模块并行地接收并处理存储单元池信息，然后更新到相应的存储单元池；信息存储单元池用于存储校验节点和变量节点处理模块处理后的信息；逻辑控制单元用于控制多码率译码和译码过程中校验节点处理模块和变量节点处理模块的迭代操作进行控制，对迭代过程进行自适应控制并将译码码字适时输出。