DDR2操作模式中附加延迟的高效率寄存器

摘要

一种用于符合DDR2标准的集成电路存储器的附加延迟电路，其包括一个指定给各种附加延迟情况下的半正反寄存器。生成一个独特的时脉以控制寄存器串链中的每一位元。在寄存器串链中需要充分的寄存位元来支援指定的最高附加延迟。对于小于最大值的延迟设定，对指定给选择的延迟上的位元的时脉予以致能，因此数据在未给予时脉下传送。对于附加延迟为零的情况，提供一个独立的旁路。位址和指令资讯都由附加延迟延时串链进行延迟。一旦以适当数目的周期延迟，位址资讯会停留在该状态，直到需要一个新状态为止。一旦达到适当的延迟点，指令资讯保持有效一个周期。一个重置电路被提供以重置指令信号。

主权项

1、一种集成电路存储器的附加延迟电路，包括一串链寄存位元，其特征在于其中每一该寄存位元由一独特的时脉信号控制，该附加延迟电路具有最大为n个系统时脉周期的附加延迟，一第n-t个独特时脉的信号在一读/写指令初始化之后，在一系统时脉第t个系统时脉周期的时脉逻辑低期间成为有效，且n及t均为正整数。