动态可程式规划逻辑阵列电路之矽编译器

摘要

本发明系有关于一种动态可程式规划逻辑阵列电路之矽编译器，系于输入端连接可程式规划逻辑阵列表，而于输出端连接有页元，并使该页元连接动态可程式规划逻辑阵列布局图，以整合动态可程式规划逻辑阵列最佳化分析与自动产生布局图，并针对不同大小的输入电路及特性做最佳化分析以决定使用之电路架构及电晶体大小并自动产生电路布局图。