PLL电路的∑△调制器

摘要

本发明提供一种PLL电路的∑Δ调制器，其生成调制PLL电路的比较分频器的分频比的调制信号。多个串联连接的积分器(9a～9c)累计输入信号F，并在累计值超过规定值时输出溢出信号OF1～OF3。微分器(10a～10f)转发各积分器(9a～9c)的溢出信号OF1～OF3。加法器(51)将从微分器输出的输出信号(a～f)乘以规定系数，并对该乘法值进行加法运算。将加法器(51)的规定系数的绝对值被设定成小于规定值。通过该设定，调制信号的调制宽度减小。

主权项

1. 一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括：串联连接的多个积分器，该多个积分器分别累计输入信号，并在累计值超过规定值时输出溢出信号；多个微分器，其选择性地与所述多个积分器连接，分别转发对应的积分器的溢出信号；加法器，其将从多个微分器转发的溢出信号乘以规定系数，并对该乘法值进行加法运算，生成所述调制信号，所述规定系数的绝对值被设定成小于规定值。