发明名称 用于设计半导体器件的方法及用于评估其可靠性的方法
摘要 半导体器件(100)具有如下构造,该构造具有在第一互连(112)上形成的通路(124)。用于设计半导体器件(100)的方法包括:假设空洞(150)在铜互连(互连金属膜110)中从源头开始成长,计算在预定的温度下、在确保应力引发空洞(SIV)的时间t<sub>open</sub>内扩展的空洞(150)的成长区域的尺寸的预期值x<sub>open</sub>;并且通过比较第一互连(112)和通路(124)之间的接触区域的尺寸与预期值x<sub>open</sub>来确定通路(124)的几何因数。接触区域的尺寸可以表示为d+h,其中d表示通路(124)的直径,并且h表示通路(124)埋入在第一互连(112)之中的埋入深度。
申请公布号 CN100521148C 申请公布日期 2009.07.29
申请号 CN200610003660.0 申请日期 2006.01.09
申请人 恩益禧电子股份有限公司 发明人 伊藤聪
分类号 H01L21/768(2006.01)I;H01L21/66(2006.01)I 主分类号 H01L21/768(2006.01)I
代理机构 中原信达知识产权代理有限责任公司 代理人 穆德骏;陆锦华
主权项 1. 一种用于设计半导体器件的方法,该半导体器件包括具有铜互连和通路的结构,所述通路形成在所述铜互连上且与所述铜互连相接触,该方法包括:当假设空洞在所述铜互连中从所述通路和所述铜互连的接触区域的一端开始成长时,通过计算在预定温度下、在确保应力引发空洞测试的时间topen内朝着一个方向成长的空洞的成长长度、并将计算的成长长度赋予所述预期值xopen,来计算在所述预定温度下、在所述确保应力引发空洞测试的时间topen内扩展的空洞的成长区域的尺寸的预期值xopen;通过比较所述接触区域的尺寸与所述预期值xopen,来确定所述通路的几何因数,使得所述铜互连和所述通路之间的所述接触区域的尺寸不小于所述预期值xopen;以及其中,所述计算预期值xopen包括:通过将所述确保应力引发空洞测试的时间topen代入公式中,来计算所述预期值xopen,所述公式包括:在ts<64.25秒的情况下以及在ts≧64.25秒的情况下其中,所述公式包括变量:所述确保应力引发空洞测试的时间topen,以小时为单位;预定温度T,以摄氏度为单位;所述预期值xopen,以nm为单位;在所述铜互连上施加的应力S,以MPa为单位;用所述铜互连中具有<111>取向部分的面积除以具有<100>取向部分的面积表示的面积比σ;暴露于硅烷下的对所述铜互连执行的表面处理时间ts,以秒为单位,以及在所述公式中,项(3. 22E-19)的单位是(1/(MPa·小时))·nm2,项(2. 80E-17)的单位是(1/小时)·nm2,项(-4. 00E-18)的单位是(1/(秒·小时))·nm2,项(2. 57E-16)的单位是(1/小时)·nm2,项(-0. 001)的单位是1/摄氏度2,以及项(150)的单位是摄氏度。
地址 日本神奈川