发明名称 | 记忆体架构及其组态方法 | ||
摘要 | 一种记忆体架构及其组态方法,此组态方法适用于具有多个储存区块并可储存多笔资料的记忆体。首先,提供欲写入记忆体的资料以及对应每笔资料的错误更正码。在执行写入动作时,令每个错误更正码邻接于对应的资料,使相对应的资料与错误更正码是以成对的方式储存在记忆体中。据此,在读取资料时便能依序取得资料及错误更正码,进而以较小的暂存空间达到检查资料正确与否的目的,同时减少暂存空间所需要的硬体成本。 | ||
申请公布号 | TW200929237 | 申请公布日期 | 2009.07.01 |
申请号 | TW096149285 | 申请日期 | 2007.12.21 |
申请人 | 华邦电子股份有限公司 | 发明人 | 庄怡贤 |
分类号 | G11C29/42(2006.01) | 主分类号 | G11C29/42(2006.01) |
代理机构 | 代理人 | 詹铭文;萧锡清 | |
主权项 | |||
地址 | 新竹市新竹科学工业园区研新三路4号 |