占空度校正电路和具有该电路的延迟锁相环

摘要

本发明提供一种占空度校正电路(DCC)及具有该占空度校正电路的延迟锁相环(DLL)。本发明的占空度校正电路包括：一第一时钟分割单元及一第二时钟分割单元，用于分割一正常输入时钟及一子正常输入时钟；一第一时钟混合单元；一第二时钟混合单元；以及一逻辑组合单元，用于产生一占空度校正时钟。此外，本发明的延迟锁相环(DLL)包括：一第一时钟分割单元及一第二时钟分割单元；一频率检测单元；一第一可变延迟单元；一第二可变延迟单元；一第一时钟混合单元；一第二时钟混合单元；以及一逻辑组合单元。

主权项

1. 一种占空度校正电路，其包括：一第一时钟分割部件，用于通过将一正常输入时钟除以2，产生一正常输出时钟和一子正常输出时钟；一第二时钟分割部件，用于通过将一子正常输入时钟分别除以2，产生一正常输出时钟和一子正常输出时钟；一频率检测器，用于检测所述正常输入时钟和子输入时钟的频率，并产生与检测的频率相对应的电压信号；一第一可变延迟部件，用于通过基于所述电压信号延迟从所述第一时钟分割部件输出的所述正常输出时钟，产生一第一延迟信号；一第二可变延迟部件，用于通过基于来自所述频率检测器的电压信号延迟从所述第二时钟分割部件输出的子正常输出时钟，产生一第二延迟信号；一第一时钟混合部件，用于混合所述第一延迟信号和从所述第二时钟分割部件输出的所述正常输出时钟，并产生一第一混合信号；一第二时钟混合部件，用于混合从所述第一时钟分割部件输出的所述子正常输出时钟和所述第二延迟信号，并产生一第二混合信号；以及一XOR部件，用于通过以逻辑方式组合所述第一混合信号和第二混合信号，产生一占空度校正时钟，所产生的占空度校正时钟的时钟周期与所述正常输入时钟或子输入时钟的时钟周期相同。