| 发明名称 | 多字乘法-累加电路和蒙哥马利模乘法-累加电路 | ||
| 摘要 | 本发明公开了一种适用于使用单口存储器的多字乘法-累加电路和蒙哥马利模乘法-累加电路。该电路由乘法-累加(MAC)运算器和周边的寄存器组成。该MAC运算器具有位宽不同的被乘数和乘数输入端口，以计算从存储器读出的多字数据的乘积的和。寄存器用作要被提供给MAC运算器的单独的输入端口的多字数据的缓冲存储装置。对在每个时钟周期中被提供给MAC运算器的数据量被调节，使得由MAC运算器在一个时钟周期中所消耗和产生的数据总量将等于或小于存储器在一个时钟周期中所能传输的最大数据量。该特征使得能够使用带宽有限的单口存储器，而不会对MAC运算器的使用效率造成负面影响。 | ||
| 申请公布号 | CN100504758C | 申请公布日期 | 2009.06.24 |
| 申请号 | CN200410058173.5 | 申请日期 | 2004.08.13 |
| 申请人 | 富士通微电子株式会社 | 发明人 | 向田健二;武仲正彦;鸟居直哉;柳井升一 |
| 分类号 | G06F7/52(2006.01)I;G06F7/72(2006.01)I | 主分类号 | G06F7/52(2006.01)I |
| 代理机构 | 北京东方亿思知识产权代理有限责任公司 | 代理人 | 赵淑萍 |
| 主权项 | 1. 一种对每个被提供为多字数据的给定输入值进行乘法-累加运算的多字乘法-累加电路，包括：为多个多字数据提供存储的存储器；乘法-累加运算器，所述乘法-累加运算器具有位宽不同的被乘数和乘数输入端口，以计算从所述存储器读出的所述多字数据的乘积的和；用于将所述存储器中所存储的所述多字数据的一部分存储作为要被输入到所述乘法-累加运算器的输入值的多个第一寄存器；和用于将乘法-累加运算器的输出的一部分存储作为要在下一运算中使用的值的第二寄存器，其中，所述多个第一寄存器向所述乘法-累加运算器提供输入值，使得在每个时钟周期中所要提供的输入值的数据量被调节成使得由所述乘法-累加运算器在一个时钟周期中所消耗和产生的数据总量将等于或小于所述存储器在一个时钟周期中所能传输的最大数据量。 | ||
| 地址 | 日本东京都 | ||