具有SiGe源极/漏极区的EEPROM单元的制造

摘要

一种EEPROM存储单元(400、700)使用硅-锗/硅(305；657、658)和发射极多晶硅薄膜(647、648)来制造浅源极/漏极区(437；753)，以便于增大相对于阱(110；510、513)的击穿电压。源极/漏极区被制造成深度约为100nm(0.1μm)且具有约等于或者大于14V的击穿电压。在双极型工艺中的阱的典型击穿电压约为10V。由于获得了增大的击穿电压，所以EEPROM存储单元能与双极型器件一起制于单个集成电路芯片上并且可在共同的半导体生产线上制造。

主权项

1. 一种制造集成电路的方法，包括：在半导体基片的最上层表面中制成n阱；将源掺杂区、漏掺杂区和组合漏/源掺杂区掺杂在所述半导体基片的最上层表面中，所述漏掺杂区、所述源掺杂区和所述组合漏/源掺杂区是轻掺杂受体位置；掺杂与所述漏掺杂区相耦合的栅掺杂区，所述栅掺杂区具有比所述漏掺杂区或者所述源掺杂区或者所述组合漏/源掺杂区更高的受体位置浓度；靠近所述栅掺杂区沉积浮置栅极区，所述浮置栅极区被配置成浮置编程栅极；在所述源掺杂区和所述漏掺杂区上沉积硅-锗和硅，以形成外延硅-锗/硅区，所述硅-锗/硅区具有比所述漏掺杂区或者所述源掺杂区或所述组合漏/源掺杂区更高的受体浓度；由所述源掺杂区和所述组合漏/源掺杂区制造PMOS晶体管，所述PMOS晶体管被配置成用作存储单元中的选择晶体管；由所述漏掺杂区、所述栅极掺杂区、所述组合漏/源掺杂区和所述浮置栅极区制造PMOS晶体管，所述PMOS晶体管被配置成用作存储单元中的存储器晶体管；以及，在所述集成电路中制造至少一个双极型器件，所述至少一个双极型器件与所述选择晶体管和所述存储器晶体管电连通，并具有足以承受所述存储单元的编程电压的击穿电压。