信号处理设备

摘要

本发明涉及一种信号处理设备。实数计数器在如果计数值RC等于或者大于0的情况下减去正整数C，或者在如果计数值RC是负的情况下加上(正整数B-C)并且输出进位。用于产生第一时钟f1的第一整数计数器计算(计数值IC1+进位+正整数A)。用于产生第二时钟f2(f2＝f1*G)的第二整数计数器150在每个输入时钟计算(计数值IC2+进位+正整数A+偏置值)。校正电路输出偏置值，以便相对于具有第一时钟f1和第二时钟f2的同步循环长度的每个循环D第二整数计数器比第一整数计数器多计数“最大计数值*(f2/f1-1)*D”次。

主权项

1.一种信号处理设备，包括：存储部，其用于存储预设的正整数A、B和C、k个偏置值Fi(i＝1到k)以及每个偏置值Fi的相加次数Ei；实数计数器，其是整数加法环计数器，用于在每个输入时钟，在如果计数值等于或者大于0的情况下减去所述正整数C，以及在如果所述计数值为负的情况下加上所述正整数B和正整数C的差(B-C)，并且输出进位；第一整数计数器，其是整数加法环计数器，用于在每个输入时钟，将该第一整数计数器的计数值IC1、从所述实数计数器输出的进位和在所述存储部内存储的正整数A相加；第一脉冲产生电路，其用于根据所述计数值IC1产生第一时钟，所述第一时钟具有与用于返回其初始状态的所述第一整数计数器的周期相对应的一个循环；校正电路，其用于在具有与所述第一时钟的循环D(D是正整数)相同长度的每个校正周期内重复地输出在所述存储部内存储的所述偏置值Fi，并且在每个校正周期内与所述输入时钟同步地输出其在所述校正周期内的输出的次数等于或者小于所述相加次数Ei的所述偏置值Fi中的一个；第二整数计数器，其是整数加法环计数器，用于在每个输入时钟，将该第二整数计数器的计数值IC2、从所述实数计数器输出的进位、所述正整数A和从所述校正电路输出的偏置值相加；以及第二脉冲产生电路，其用于根据所述计数值IC2产生第二时钟，所述第二时钟具有与用于返回其初始状态的所述第二整数计数器的周期相对应的一个循环，其中所述第二时钟的频率是所述第一时钟的频率的G倍(G>0)，所述正整数D是用于指示所述第一时钟和所述第二时钟的同步循环长度的所述第一时钟的循环的数量，所述正整数A、B和C被设置以满足表达式1，并且所述偏置值Fi和所述相加次数Ei被设置以满足表达式2和表达式3：表达式1f1＝f0^*(A+(C/B))/(第一整数计数器的分辨率)其中，f0是所述输入时钟的频率，f1是所述第一时钟的频率，并且A、B和C是正整数表达式2(G-1)^*D＝M其中，D是由所述第一时钟的循环的数量表示的所述第一时钟和所述第二时钟的同步循环长度(正整数)，并且M是整数表达式3其中，D是同步循环长度(正整数)Fi是偏置值(整数)Ei是所述偏置值Fi的相加次数(正整数)，并且K是所述偏置值Fi的数量(正整数)。