| 发明名称 | 存储器高效率的指令处理电路 | ||
| 摘要 | 本发明公开了一种并行处理设备，基于包括至少两个单独指令的指令字，来处理数据，所述至少两个单独指令用于控制至少两个相应功能单元(30-1至30-n)，所述设备包括指令处理装置(40)，用于将从第一个指令字中提取的第一个单独指令和从随后的至少第二个指令字中提取的至少第二个单独指令，作为新的单个指令字进行处理，其中，所述指令处理装置(40)被设置用于(a)标记出与延迟时隙和分支目标相关联的所有指令字，并且基于所述标记，决定所述第一个单独指令和至少第二个单独指令的提取；或者(b)将预定控制信息添加到所述单个指令字中，所述预定控制信息表示下述中的至少之一：所述提取的第一个单独指令和至少第二个单独指令到所述相应功能单元(30-1至30-n)的分配；以及所述第一个单独指令和至少第二个单独指令在它们各自功能单元中的顺序。 | ||
| 申请公布号 | CN100485606C | 申请公布日期 | 2009.05.06 |
| 申请号 | CN200480037421.6 | 申请日期 | 2004.11.30 |
| 申请人 | NXP股份有限公司 | 发明人 | 彼得·迪特里希 |
| 分类号 | G06F9/38(2006.01)I;G06F9/30(2006.01)I;G06F9/318(2006.01)I | 主分类号 | G06F9/38(2006.01)I |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 王波波 |
| 主权项 | 1、一种并行处理设备，基于包括至少两个单独指令的指令字，来处理数据，所述至少两个单独指令用于控制至少两个相应功能单元(30-1至30-n)，所述设备包括指令处理装置(40)，用于将从第一个指令字中提取的第一个单独指令和从随后的至少第二个指令字中提取的至少第二个单独指令，作为新的单个指令字进行处理，其中，所述指令处理装置(40)被设置用于(a)标记出与延迟时隙和分支目标相关联的所有指令字，并且基于所述标记，决定所述第一个单独指令和至少第二个单独指令的提取；或者(b)将预定控制信息添加到所述单个指令字中，所述预定控制信息表示下述中的至少之一：所述提取的第一个单独指令和至少第二个单独指令到所述相应功能单元(30-1至30-n)的分配；以及所述第一个单独指令和至少第二个单独指令在它们各自功能单元中的顺序。 | ||
| 地址 | 荷兰艾恩德霍芬 | ||