发明名称 |
为MOSFET开关降低插入损耗并提供掉电保护的方法 |
摘要 |
公开了包括单个或并联相反极性FET的FET开关,该开关具有从内部功率轨驱动的阱。在一种情况下,该内部功率轨通过其它驱动FET开关逻辑耦接到正电源或信号电平中较高的一个,其中PMOS FET开关的阱将不允许漏极/源极到阱的二极管被正向偏置。在第二种情况下,第二功率轨逻辑耦接到输入信号或地中较低的一个,其中NMOS FET的阱将不允许漏极/源极到阱的二极管被正向偏置。 |
申请公布号 |
CN101421925A |
申请公布日期 |
2009.04.29 |
申请号 |
CN200780012770.6 |
申请日期 |
2007.02.08 |
申请人 |
快捷半导体有限公司 |
发明人 |
M·J·米斯克;J·斯图兹 |
分类号 |
H03K17/06(2006.01)I;H03K17/16(2006.01)I;H03K17/687(2006.01)I |
主分类号 |
H03K17/06(2006.01)I |
代理机构 |
中国国际贸易促进委员会专利商标事务所 |
代理人 |
李镇江 |
主权项 |
1、一种开关,包括:具有栅极、源极、漏极和阱的第一场效应晶体管FET,其中当该第一FET导通时,输入信号在漏极或源极上被接收,而输出信号分别给出到源极或漏极;第一内部功率轨;第二FET,布置成使得当第一FET截止时,该第二FET导通,从而将第一FET的阱耦接到第一内部功率轨;第三FET,当输入信号变低时,该第三FET将内部功率轨耦接到正电源;及第四FET,当正电源变低时,该第四FET将内部功率轨耦接到输入信号,其中第一FET的阱将维持在正电源或者A输入信号中较高的一个。 |
地址 |
美国缅因 |