发明名称 |
用于减小多晶硅高度的SOI底部预掺杂合并e-SiGe |
摘要 |
描述了半导体器件结构和制作该结构的方法,该结构提供有完全掺杂的晶体管源/漏区,同时减少甚至避免硼穿透进入晶体管沟道,从而改善了晶体管的性能。此外,这种晶体管受益于对晶体管沟道施加压应力的SiGe层(401),从而进一步改善了晶体管的性能。 |
申请公布号 |
CN100477123C |
申请公布日期 |
2009.04.08 |
申请号 |
CN200610075110.X |
申请日期 |
2006.04.18 |
申请人 |
株式会社东芝 |
发明人 |
幸山裕亮 |
分类号 |
H01L21/335(2006.01)I;H01L29/772(2006.01)I |
主分类号 |
H01L21/335(2006.01)I |
代理机构 |
中国国际贸易促进委员会专利商标事务所 |
代理人 |
王永刚 |
主权项 |
1.一种用于形成半导体器件的方法,特征在于包括:在硅本体上形成晶体管栅;在栅的相对侧面上形成硅本体的凹陷部分;对该凹陷部分执行第一掺杂,包括对所述凹陷部分的每一个的下表面和侧壁二者掺杂;在执行第一掺杂的步骤之后,在凹陷部分上形成SiGe层;以及在形成SiGe层之后,对栅执行第二掺杂。 |
地址 |
日本东京都 |