CMOS芯片的闩锁效应测试方法和系统

摘要

本发明提供了一种CMOS芯片的闩锁效应测试方法和系统，应用于具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫的芯片，该方法可以包括：将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括：时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的I/O管脚；确定待测芯片的被测管脚；通过重启管脚，将待测芯片重启，使其悬空的I/O焊垫状态确定；通过被测管脚对待测芯片进行闩锁效应测试。本发明实现在不增加外围电路的情况下有效避免具有悬空I/O焊垫的待测芯片电源管脚与地之间产生的不稳定的大电流，使待测芯片的闩锁效应测试结果不会受到影响。

主权项

1、一种CMOS芯片的闩锁效应测试方法，其特征在于，所述芯片具有电源管脚、接地管脚、输入管脚、输出管脚及悬空焊垫，所述方法包括以下步骤：将待测芯片的电源管脚和输入管脚上电；所述输入管脚包括：时钟管脚、重启管脚、测试模式管脚，及其他处于输入状态的I/O管脚；确定待测芯片的被测管脚；通过重启管脚，将待测芯片重启，使其悬空的I/O焊垫状态确定；通过被测管脚对待测芯片进行闩锁效应测试。